Запоминающее устройство (его варианты)

Запоминающее устройство (его варианты)

Иллюстрации

Показать все

Реферат

 

1. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хранения , каждьм из которых состоит из первого и второго диодов, источники тока выборки, элементы коммутации токов выборки, каждый из которых состоит из первого и второго транзисторов , коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами диодов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры под-, ключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов ИПИ-НЕ, каждый из которых состоит из резистора, транзистора и группы транзисторов, коллектор транзистора и второй вьгеод резистора подключены к шине нулевого потенциала , база первого транзистора соединена с первой шиной опорного напряжения , а коллекторы транзисторов группы подключены к первому выводу резистора, базы транзисторов группы подключены к прямым или инверсным адресным входам в соответствии с двоичными номерами элементов ИПИ-НЕ, источники тока хранения, первые выводы которых подключены к шине напряжения питания, отличающееся тем, что, с целью сниS жения потребления мощности за счет использования в режиме выборки тока хранения для питания дешифратора строк, в устройство введены переключатели тока, каждый из которых состоит из первого и второго транГзисторов , к эмиттерам которых подключен второй вывод соответствующего :о источника тока хранения, коллектор :о первого транзистора подключен к 35 эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ, коллекторы д вторых транзисторов подключены к катодам диодов элементов -распределения токов хранения, базы первых транзисторов являются входами выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а входы элементов памяти каждой строг ки матрицы подключены к первому выводу резистора соответствующего элемента ИЖ-НЕ. 2. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хране

. СОЮЭ СОВЕТСКИХ

РЕСПУБЛИК

09) (11) СЮ G 11 С 11 40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБ КТЕНИй И ОТНРЫТИЙ

М Т.

%- а

1 т ю

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3580901/24-24 (22) 08.04.83 (46) 07.01.85. Бюл. 1Ф 1 (72) Н.B. Бабенко, С.M. Игнатьев, О.А. Мызгин, В.A. Неклюдов и АА3. Нестеров (53) 681.327.66(088.8) (56) 1. Патент ФРГ У 2738187, кл. G 11 С 7/00, опублик. 1979.

2. Патент ФРГ Ф 2744490, кл. G 11 С 7/00, опублик. 1979 (прототип).

3. Патент Японии У 48-2512, кл. 99(5)НО, опублик. 1973.

4. Патент США У 4027285, кл. 340/166 к, опублик. 1977. (54) ЗАПОИИНА10ЩЕЕ УСТРОЙСТВО (ЕГО

ВАРИАНТЫ) . (57) 1. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хранения, каждый из которых состоит из первого и второго диодов, источники тока выборки, элементы коммутации токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами диодов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры подключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов ИЛИ-НЕ, каждый из которых состоит из резистора, транзистора и группы транзисторов, коллектор транзистора и второй вывод резистора подключены к шине нулевого потенциала, база первого транзистора соединена с первой шиной опорного напря жения, а коллекторы транзисторов группы подключены к первому выводу резистора, базы транзисторов группы подключены к прямым или инверсным адресным входам в соответствии с двоичными номерами элементов ИЛИ-НЕ, источники тока хранения, первые выводы которых подключены к шине напряжения питания, о т л и ч а ющ е е с я,тем, что, с целью сни- I .. жения потребления мощности за счет использования в режиме выборки тока хранения рпя питания дешифратора строк, в устройство введены переключатели тока, каждый из которых состоит из первого и второго тран:зисторов, к эмиттерам которых подключен второй вывод соответствующего источника тока хранения, коллектор первого транзистора подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ, коллекторы вторых транзисторов подключены к катодам диодов элементов распределения

I токов хранения, базы первых транзисторов являются входами выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а входы элементов памяти каждой стро". а> ки матрицы подключены к первому вы" воду резистора соответствующего элемента ИЛИ-НЕ.

2. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хране1133621 ния, каждый из которых состоит из первого и второго диодов, источники тока выборки, элементы коммутации токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами диодов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры подключены к первым выводам первого и второго источников тока выборки, вто". рые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов И, каждый из которых состоит из резистора и диодов„ аноды которых подключены к первому выводу резистора, второй вывод которого соединен с шиной нулевого потенциала., буферные элементы, каждый из которых состоит из первого, второго и третьего транзисторов, база вто-. рого транзистора подключена к эмиттеру третьего транзистора, база которого является адресным входом устройства, а коллектор соединен с шиной нулевого потенциала, база первого транзистора поцключена к

Изобретение относится к вычислительной технике и предназначено. для использования в биполярных статических оперативных запоминающих устройствах.

Известны запоминающие устройства, содержащие матрицу элементов памяти на биполярных транзисторах с эмиттерной связью f1) .

Однако транзисторы элементов па- 10 мяти имеют вторые эмиттеры, предназначенные для записи и считывания информации, использование которых приводит к значительному увеличению размеров матрицы элементов памяти и всего устройства, Наиболее близким техническим решением к изобретению является запервой шине опорного напряжения, катоды диодов элементов И подключены к коллекторам первых игл вторых транзисторов буферных элементов в соответствии с двоичными номерами элементов И, источники тока хранения, первые выводы которых подключены к шине напряжения питания, о т л и ч а ю щ е е с я тем, что, с целью снижения потребления мощности за счет использования в режиме выборки тока хранения для питания дешифратора строк, в устройство введены переключатели тока, каждый из которых состоит из первого и второго транзисторов, к эмиттерам которых подключен второй вывод соответствующего источника тока хранения коллектор первого транзистора подключен к эмиттерам перво о и второго транзисторов соответствующего буферного элемента, коллекторы вторых транзисторов подключены к катодам диодов элементов распределения тоха хранения, базы первых транзисторов являются входом выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а. входы элементов памяти каждой строки матрицы подключены к первому выводу резистора соответствующего элемента И, поминающее устройство, содержащее матрицу элементов памяти, каждый из которых состоит из первого и второго биполярных одноэмиттерных транзисторов с перекрестно соединенными базовыми и коллекторными выл одами и двух нагрузочных элементов, первые выводы которых подключены к коллекторам транзисторов, вторые выводы нагрузочных элементов соединены и являются входом элемента памяти, а эмиттеры транзисторов — соответ ственно первым и вторым выходами.

Известное устройство также содержит источники тока хранения, элементы распределения тока хранения, источники тока выборки и элементы коммутации токов выборки. Элемент

55 з 11336 распределения тока хранения состоит из первого и второго диодов, катоды которых подключены к второму выводу источника тока хранения, Первые выводы источников тока хранения подклю=

5 чены к шине напряжения питания. Количество элементов распределения тока хранения равно числу столбцов матрицы. Аноды диодов элементов распределения тока хранения соединены с первыми и вторыми выходами элементов памяти соответствующего столбца матрицы. У элементов памяти, состав-. ляющих строку матрицы, входы подключены к одному из выходов дешифра5 тора строк. В режиме хранения на всех выходах дешифратора строк уста- новлено одинаковое напряжение низкого логического уровня. При этом ток хранения через диоды элементов распределения тока хранения протекает в столбцы матрицы и распределяется между эмиттерами транзисторов элементов памяти, на базах которых установлен высокий логический уровень и, таким образом, сохраняются состояния всех элементов памяти.

В режимах записи и считывания для выборки строки на одном из выхо. — . дов дешифратора строк по требуемому адресу установлен высокий логический уровень. Выборка столбца матрицы осуществляется посредством установки высокого логического уровня на соответствующем входе выборки столбца, при этом токи выборки протекают через транзисторы элементов коммутации н выбранный столбец (2) .

Дешифратор строк известного запоминающего устройства может быть построен на элементах ИЛИ-НЕ, каждый 4О из которых состоит из резистора, первого и второго транзисторов, группы транзисторов и источника тока (3) ..

В известном устройстве может быть использован дешифратор строк диодного типа, состоящий из буферных элементов и элементов И, каждый из которых содержит резистор, транзистор и диоды f4) .

Однако при описанном подключении .источников тока хранения и способе выборки строки матрицы ток в элементах памяти выбранной строки возрастает в число раз, равное количеству строк матрицы, так как в них переключается весь ток хране-. ния. Это приводит к большому разли21 4 чию токов элементов памяти и токов нагрузки дешифратора строк в режимах хранения и выборки и большому потреблению мощности. .Цель изобретения — стабилизация токов элементов памяти и токов нагрузки дешифратора строк и снижение потребления мощности за счет использования в режиме выборки тока хранения для питания дешифратора строк.

Для достижения этой цели в запоминающее устройство первого варианта, содержащее матрицу элементов памяти, элементы распределения тока хранения, каждый из которых состоит из первого и второго диодов, источники тока выборки, элементы коммута" ции токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно. с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами дио" дов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры подключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов ИЛИ-HE,+ каждый из которых состо-. ит из резистора, транзистора и группы транзисторов, коллектор транзистора и второй вывод резистора подключены к шине нулевого потенциала, база первого транзистора соединена, с первой шиной опорного напряжения, а коллекторы транзисторов группы подключены к первому выводу резистора, базы транзисторов группы подключены к прямым или инверсным адресным входам в соответствии с двоичными номерами элементов ИЛИ-НЕ, источники тока хранения, первые выводы которых подключены к шине напряжения питания, введены переключатели тока, каждый из которых состоит из первого и второго транзисторов, к эмиттерам которых подключен второй вывод соответствующего источника тока хранения, коллектор первого транзистора подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ, коллекторы вторых транзисторов подключены к катодам диодов элементов

1133á21 распределения токов хранения, базы первых транзисторов являются входами выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а входы элементов 5 памяти каждой строки матрицы подключены к первому выводу резистора соот" ветствующего элемента ИЛИ-НЕ.

В запоминающее устройство второго варианта, содержащее матрицу элементов памяти, элементы распределения тока хранения, каждый из которых состоит из первого и второго диодов, источники тока выборки, элементы коммутации токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами диодов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры подключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов И, каждый из которых состоит 30 из резистора и диодов, аноды которых подключены к первому выводу резистора, второй вывод которого соединен с шиной нулевого потенциала, буферные элементы, каждый из которых состоит из первого, второго и третьего транзисторов, база второго транзистора подключена к эмиттеру третьего транзистора, база которого является адресным входом устройства, 4о а коллектор соединен с шиной нулевого потенциала, база первого транзистора подключена к первой шине опорного напряжения, катоды диодов элементов И подключены к коллекторам первых или вторых транзисторов буферных элементов в соответствии с двоичными номерами элементов И, источники тока хранения, первые выво™ ды которых подключены к шине напря- 5о жения питания, введены переключатели тока, каждый из которых состоят из первого и второго транзисторов, к эмиттерам которых подключен второй вывод соответствующего источника тока хранения, коллектор первого транзистора подключен к эмиттерам первого и второго транзисторов соответствующего буферного элемента, коллекторы вторых транзистсров подключены к катодам диодов элементов распределения тока хранения, базы первых транзисторов являются входом выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а входы элементов памяти каждой строки матрицы подключены к первому выводу резистора соответствующего элемента И.

На фиг, 1 изображено запоминающее устройство (первый вариант), на фиг. 2 — то же (второй вариант) на фиг. 3 — элемент памяти тиристорного типа с р- и -р транзисторами в качестве элементов нагрузки; на фиг. 4 — то же, инжекционного типа с р - И- р транзисторами-инжекторами в качестве элементов нагрузки.

Запоминающее устройство содержит матрицу элементов 1 памяти:, каждый из которых состоит из первого 2 и второго 3 транзисторов соответствен но с перекрестно соединенными базоными и .коллекторными выводами и двух нагрузочных элементов 4, rIåðâûå выводы которых подключены к коллекторам транзисторов. Вторые выводы нагрузочных элементов 4 являются

f входом элемента 1 памяти, а эмиттеры транзисторов 2 и 3 соответственно первым и вторым входами. У элементов 1 памяти, составляняцих строку матрицы, соединены вторые выводы нагрузочных элементов 4, а у элементов i памяти, входящих в один столбец, — эмиттеры первых и вторых транзисторов. Устройство содержит элементы распределения тока хранения, каждый из которых состоит из первого

5 и второго 6 диодов, элементы коммутации токов выборки, каждый из которых. состоит из первого 7 и второго 8 транзисторов. Коллекторы тран" зисторов 7 и 8 соединены соответственно с первым и вторым выходами элемен" тов памяти каждого столбца — с эмиттерами транзисторов 2 и 3 и с анодами диодов 5 и б элемента распределения тока хранения и являются входами-выходами 9 и 10 устройства. Базы транзисторов 7 и 8 являются входами 11 выборки столбцов, а эмиттеры подключены к первым выводам первого

12 и второго 13 источников тока выборки соответственно, вторые выводы

1133621 которых соединены с шиной напряжения питания.

Запоминающее устройство для выбора строк матрицы (первый вариант) содержит дешифратор на элементах 5

ИЛИ-HE 14. Каждый элемент ИЛИ-НЕ состоит из резистора 15, транзистора 16 и группы транзисторов 17.

Коллектор транзистора 16 и второй вывод резистора 15 подключены к шине нулевого потенциала, база транзистора 16 соединена с первой шиной опорного напряжения. Коллекторы транзисторов 17 группы подключены к первому выводу резистора 15 15 и вторым выводам нагрузочных элементов 4 элементов 1 памяти соответствующей строки матрицы. Базы транзисторов 17 группы подключены к прямым или инверсным адресным входам 20

18 в соответствии с двоичными номерами элементов ИЛИ-НЕ 14. Запоминающее устройство содержит источники

19 тока хранения, первые выводы которых подключены к шине напряжения 25 питания, и переключатели тока, каждый из которых состоит из первого и второго транзисторов 20 и 21, к эмиттерам которых подключены вторые выводы источников 19 тока хранения. З0

В каждом переключателе тока коллектор транзистора 21 подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ 14, а коллектор транзистора 20 — к катодам диодов

5 н 6 элементов распределения тока хранения. Базы транзисторов 21 являются входом 22 выборки, а базы транзисторов 20 подключены к второй шине опорного напряжения. 40

В режиме хранения на входе 22 выборки установлено напряжение низкого логического уровня. Токи источников 19 тока хранения протекают через транзисторы 20 переключателей тока в диоды 5 и 6 элементов распределения тока хранения, которые поровну распределяют ток хранения между столбцами матрицы, в каждом столбце ток хранения распределяется между элементами памяти и поддерживает их состояния . Токи элементов памяти в каждой строке матрицы суммируются

1 в резисторах 15 элементов ИЛИ-НЕ 14 и создают на них одинаковые падения напряжения, формирующие низкие логические уровни на входах элементов памяти.

В режиме считывания на входе 22 выборки установлено напряжение высо. кого логического уровня и токи источников 19 тока хранения протекают через транзисторы 20 в эмиттеры транзисторов элементов ИЛИ-НЕ. В соответствии с адресом строки матрицы, поданном на адресные входы 18, во всех элементах ИЛИ-НЕ 14, кроме одного, токи источников 19 протекают через транзисторы 17 группы и, за счет падения напряжения на резисторах 15, формируют на входах элементов памяти соответствующих строк низкие логические уровни.

Элемент ИЛИ-НЕ 14, у которого базы транзисторов 17 группы подключены к адресным входам 18 с низкими логическими уровнями, соответствует выбранной строке матрицы. В этом элементе ИЛИ-НЕ ток источника 19 протекает через транзистор 16 в шину нулевого потенциала.

Дпя выборки столбца матрицы на соответствующем входе 11 выборки столбцов установлен высокий логический уровень. Токи источников 12 и 13 тока выборки протекают в эмиттеры транзисторов 7 и 8 элемента коммутации токов выборки с наиболее высокими напряжениями на базах. Из коллекторов транзисторов 7 и 8 токи выборки попадают в столбец элементов памяти, причем один из токов выборки ответвляется в эмиттер транзистора 2 или 3 с более высоким базовым потенциалом элемента памяти, принадлежащего выбранной строке, а второй — вытекает через вход-выход запоминающего устройства. Наличие тока выборки в одном из входоввыходов 9 или 10 запоминающего устройства сигнализирует о состоянии выбранного элемента памяти. Для осуществления такого режима работы устройства на период считывания на входы-выходы запоминающего устрой.ства поступает напряжение считывания. Ток выборки, ответвиваийся в выбранный элемент 1 памяти, протекает через резистор 15 соответствующего элемента ИЛИ-НЕ 14 и создает на резисторе падение напряжения.

Отсутствие тока источника 19 в резисторе 15 элемента ИЛИ-НЕ 14 по установленному адресу приводит к формированию на входах элементов 1 памяти выбранной строки высокого логичес621 10 соотношением токов источников 12, 13 и 19. Ток источника 12 илн 13 тока выборки должен быть меньше, чем ток источника 19, приходящийся на один резистор 25 элемента И.

В режиме записи выборка элемента памяти осуществляется так же, как в режиме считывания. Во время записи на входах-выходах 9 и 10 запоминающего устройства установлены напряжения записи, которые принуждают выбранный элемент памяти принять соответствующее записываемой информации состояние.

Напряжение записи верхнего уровня, поданное на эмиттер транзистора 2 или 3 выбранного элемента памяти, препятствует протеканию тока выборки в этот транзистор, а нижний уровень напряжения записи задан таким образом, чтобы ток выборки включался в эмиттер транзистора выбранного элемента памяти с низким уровнем на базе.

При переключении выбранного элемента памяти в противоположное состояние напряжение на его входе сначала повышается, причиной чего .является отключение тока выборки из элемента памяти и резистора 15 элемента ИЛИ-HE или резистора 25 ,элемента И, а затем возврашается к прежнему уровню после включения тока выборки в прежде закрытый транзистор 2 или 3 элемента памяти.

Элементы памяти могут содержать элементы нагрузки, состоящие из ре зисторов, зашунтированных диодами, или транзисторы 30 и 3 1 р-и-р- типа. Транзисторы.30 подключены по тиристорной схеме, у каждого транзистора база подключена к коллекто-. ру транзистора 2 или 3, коллектор соединен с базой того же транзистора. Эмиттеры транзисторов 30 являются входом элемента памяти. Тран- зисторы 31 используются в качестве инжекторов. У каждого транзисто-. ра 31 база подключена к эмиттеру транзистора 2 или 3, коллектор соединен с базой того же транзистора..

Эмиттеры транзисторов 3 1 являются входом элемента памяти.

Применение предлагаемого технического решения в запоминающих устройствах позволяет использовать ток источников тока хранения для питания дешифратора выбора строк матри9

1133 кого уровня. Величина необходимого логического перепада на строках определяется превышением величин токов источников 19 тока хранения над величинами токов источников 12 и 13 тока выборки и их соотношением.

Запоминающее устройство второго варианта содержит дешифратор выбора строк, состоящий из элементов И 23, 10 и буферные элементы 24. Каждый элемент И состоит из резистора 25 и диодов 26. Аноды диодов 26 подключены к первому выводу резистора

25 и входам элементов памяти соответствующей строки матрицы, второй вывод резистора 25 соединен с шиной нулевого потенциала.

Буферный элемент 24 состоит из транзисторов 27-29, база транзисто- 2б ра 28 подключена к эмиттеру транзистора 29, база которого является адресным входом 18, а коллектор соединен с шиной нулевого потенциала.

База транзистора 27 подключена к 25 первой шине опорного напряжения. Катоды диодов элементов И 26 подключены к коллекторам транзисторов

28 и 29 буферных элементов в соответствии с двоичными номерами элемен- go тов И. Эмиттеры транзисторов 28 и 27 подключены к коллектору транзистора 21 соотвествующего переключателя тока.

Выборка строки матрицы в запоминающем устройстве второго варианта происходит следующим образом. В режиме считывания на вход выборки поступает напряжение высокого логического уровня, и токи источников

19 тока хранения через транзисторы

21 поступают в буферные элементы

24. В соответствии с адресом строки, поступающим на адресные вхрды 18 устройства, ток коллектора транзистора 21 в каждом из буферных элементов 24 протекает через один из транзисторов 27 или 28. Выбранной строке соответстьует элемент И 23, все диоды 26 которого подключены к транзисторам буферных элементов 24 с отсутствием коллекторного тока. В остальных элементах И 23 за счет протекания тока источников 19 через резисторы 25 формируются низкие выходные уровни . Необходимый перепад напряжений на входах элементов памяти в режиме выборки определяется

ll цы элементов памяти в режимах записи и считывания информации и для поддержания состояния элементов памяти в режиме хранения, что приводит к уменьшению суммарной мощности потребления запоминающих устройств. l 33621 12

Например, "применение изобретения в интегральной микросхеме ОЗУ типа .К500РУ470 емкостью 4096 бит позволит снизить потребление мощности на

120 мВт без ухудшения быстродействия. дА ОРб/

1133621

ЗНИИПИ Заказ 9954/41 Тираж 583 ° Подписное

Филиал ППП "Патент", x . Ужгород, ул. Проектная,4