Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УШОЖЕНИЯ, содержащее N -разрядный регистр множителя , М -разрядньй регистр множимого , блок анализа множителя, блок формирования кратных множимого, три сумматора двухрядного кода первого уровня, регистр двухрядного кода, параллельный суьжатор, регистр результата , причем разрядные и та:оды регистра двухрядного кода соединены с соответствующими весовыми входами параллельного сумматора, разрядные выходы которого соединены с соответствующими весовыми входами регистра результата, разрядные выходы регистра множимого соединены с соответствующими разряднь да входами блока формирования кратных множимого , отличающееся тем, что, с целью повьш1е тя быстродействия устройства, в него введены ЗН/2Ь - 3 сумматоров двухрядного кода первого уровня

СОЮЗ ССЮЕТСНИХ

СРЛЧВВ НЗ

РЕСПУБЛИК

69 «И

4(51) С 06 F 7/52

ГОСУДАРСТЩННЫЙ КОМИТЕТ СССР

3E Ф Ю

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

К A97QPCROHIY СВИДЕТЕПЬСТВУ (21) 3555034/24-24 (22) 30.12.82 (46) 15.01.85. Бкцт. И 2 (72) И.С.Варакин (53) 681.325(088.8) (56) 1. Рабинер Л., Гоулд Б..Теория и применение цифровой обработки сигналов. И., "Мир", 1978, с. 568-596.

2. Патент СНА 4041292, кл. С 06 Р 7/52, опублик. 1977 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее М -разрядный регистр множителя, М -разрядный регистр множимого, блок анализа множителя, блок формирования кратных множимого, три сумматора двухрядного кода первого уровня, регистр двухрядного кода, параллельный сумматор, регистр результата, причем разрядные выходы регистра двухрядного кода соединены с соответствующими весовыми входами параллельного сумматора, разрядные выходы которого соединены с соответствующими весовыми входами регистра результата, разрядные выходы регистра множимого соединены с соответствунв ими разрядными входами блока Аормирования кратных множимо го, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены К/2 1 $ — 3 сумматоров двухрядного кода первого уровня (= 3, 4, 6, 9, 13, ...), сумматор двухрядного кода второго уровня, блок регистров, содержащий.1 > /8 (+ 1 регистров разрядностью (9,+ 26 + 1) каждый, второй М -разрядный регистр множимого, причем блок формирования кратных множимого содержит) М /2 (групп по два элемента И и (hh — 1) элементов 2ИИЛИ и g М/2 f групп по (М + 1) полусумматоров, а блок анализа множителя содержит элемент И, первую и вторую группы по ) М /2 — 1 (элементов 2И-ИЛИ, причем регистр множителя разделен на (tl /2 + 1) групп разрядов, первая из которых содержит два младших разряда, а -я группа— три разряда (j = 2, 3, ... f Н /2+1) ), причем старший разряд 1 -й группы регистра множителя (= 1, 2, ° ...

$8/2 + 1) ) равен по значению младшему разряду (1 + t)-й группы разрядов регистра множителя, выход старшего разряда первой группы регистра множителя соединен с первым входом эле мента И блока анализа множителя, с первым, (М+ 2) -м и (М + 3) -м весовымн входами первого сумматора двухрядного кода первого уровня и с пер выми входами полусумматоров первой группы блока формирования кратных множимого, инверсный выход младшего разряда первой группы регистра множителя соединен с вторым входом элемента И блока анализа множителя, инверсный выход старшего. разряда первой группы регистра множителя соединен с (М + 4)-м весовым входом первого сумматора двухрядного кода первого. уровня, выход старшего разряда (4 + 1)-й группы разрядов регистра множителя соединен с первым входом первого элемента И 1 -ro элемента 2И-ИЛИ первой группы блока анализа множителя, с первыми входаl мн. полусумматоров (+ 1)-й группы блока формирования кратных множнмого и с (21 + 1)-м весовым входом

3 6(-го>

34934

11 первого уровня, инверсный выход стар шего разряда (3 + 1)-й, группы регистра множителя соединен с первым входом второго элемента И q «го элемента 2И-ИЛИ первой группы блока анализа множителя и с (М+ 2 + 2)-м весовым входом J < /3)-го сумматора двухрядного кода первого, уровня, выход второго разряда (< + 1)-й группы разрядов регистра множителя соединен с вторым входом второго эле1 мента И -го элемента 2И-ИЛИ первой группы блока анализа множителя и с первым входом первого элемента И

s-го элемента 2И-ИЛИ второй группы блока анализа множителя, инверсный выход второго разряда (1 + 1)-й группы регистра множителя соединен с вторым входам первого элемента И

s-го элемента 2И-ИЛИ первой группы блока анализа множителя и с первым входом второго элемента И a -ro элемента 2И-ИЛИ второй группы блока анализа множителя, выход младшего разряда (< + 1)-й группы регистра множителя соединен с третьим входом второго элемента И 1 --га элемента

2И-ИЛИ первой группы блока анализа множителя и с вторым входом второго ! элемента И 1 -го элемента 2И-ИЛИ второй группы блока анализа множителя, инверсный выход младшего разряда (+ 1)-й группы регистра множителя соединен с третьим входом первого элемента И j -го элемента 2ИИЛИ первой группы блока анализа множителя и с вторым входом первого элемента И j --го элемента 2И-ИЛИ второй группы блока анализа множителя, первый вход первого элемента И каждой группы блока формирования крат-, ных мнажимого соединен с g -м разрядом регистра мнажимага, первый вход второго элемента И каждой группы блока формирования кратных множимого соединен с первым разрядом регистра множимого, первые входы первого элемента И и k -го элемента

2И-ИЛИ каждой группы блока формирования кратных мнажимого соединены .с- (K + 1)-м выходам регистра мнажимого (К = 1, 2, ..., М вЂ” 1), первый вход второго элемента И k, -го элемента 2И-ИЛИ каждой группы блока

4орйирования кратных множимого соединен с K -и выходом регистра множимого, прямой выход младшега разряда первой группы регистра множителя соединен с вторыми входами пеевых элементов И элементов 2И-ИЛИ и второго элемента И первой группы блока формирования кратных мнажимаго, выход элемента И блока анализа множителя соединен с вторыми входами вторых элементов И элементов 2И-ИЛИ и первого элемента И первой группы блока формирования кратных множимоI го, выход < -го элемента 2И-ИЛИ первой группы блока анализа множителя соединен с вторыми входами вторык элементов И элементов 2И-ИЛИ и первого элемента И (< + 1)-й группы блока формирования кратных множимоl го, выход ) -го элемента 2И-ИЛИ второй группы блока анализа множителя соединен с вторыми входами первых элементов И элементов 2И-ИЛИ и второго элемента И (1 + 1)-й группы блока формирования кратных мнажимаго, выходы первого и второго элементов

И 1 -й группы которого соединены соответственно с вторыми входами (М +

+ 1)-го и первого палусумматорав

\ -й группы блока формирования кратных множимага, выход k -го элемента 2И-ИЛИ 1 --й группы которого соединен с вторим входом (k + 1)-ro палусумматора ; -й группы блока формирования кратных мнажимога, выход

1 -го полусумматора < -й группы котоI рого соединен с (21 + p — 2)-м весовым входам 1 i / (-ro сумматора двухрядного кода первого уровня (f = 1, 2, ... М + f), шика логической единицы устройства соединена с (9+ 21+

+ 3)-ми весовыми входами 1 /3 (-га сумматора двухрядного кода первого уровня, выходы суммы и переноса 11/21(сумматоров двухрядного кода первого уровня соединены с соответствующими разрядными входами) М/8$ регистров суммы и переноса блока регистров первого уровня саатветствен,но, выходы разрядов регистра мнажимого соединены соответственно с разрядными входами второго регистра множимога, выходы ) И /Р (регистров суммы и переноса блока регистров первого уровня соединены с соответствующими весовыми входами сумматора двухрядного кода второго уровня, ф;й выход второго регистра множимого соединен соответственно с (Ч +

+ g — 1)-м весовым разрядом суммато- ра двухрядного кода второго уровня (= 1, 2, ... и ), управляющие входы регистров соединены с входом синхронизации устройства.

1 11349

Изобретение относится к автомати- ке и вычислительной технике и предназначено для использования в быстродействующих цифровых арифметическим устройствах для умножения нормалйзованных чисел.

Известны устройства для умножения двоичных чисел, содержащие регистры множителя и множимого, блок формирования кратных множимого, !О матрицу сумматоров, регистр результ.ата P1) .

Наиболее близким по технической сущности к предлагаемому является устройство для умножения, содержа- 15 щее регистры сомножителей и результата, .регистр суммы и переноса двухрядного кода, блок анализа семи разрядов множителя и три блока, содержащих по четыре кратных множимого ZO каждый, три сумматора двухрядного кода первого уровня, параллельный сумматор. Результат произведения получается путем последовательной обработки разрядов множителя, причем 25 за. один такт производится обработка только семи разрядов множителя.

При этом семь разрядов множителя разбиваются на три группы по три разряда в каждой. По сигналам, обра- 30 зующимся в результате анализа указанных триад, производится выборка соответствующих кратных множимого, которые суммируются на сумматорах двухрядного кода. Результат суммиро- 35 вания поступает на регистр суммы и переноса двухрядного кода. Если обработаны не все разряды множителя, то код с регистра двухрядного кода поступает в качестве слагаемого на вход 40 одного из сумматоров двухрядного кода. В противном случае коды суммы и переноса с регистра двухрядного кода подаются на параллельный сумматор, На выходе которого образуется резуль 45 тат произведения, который подается в регистр результата (2).

Однако устройство обладает невысоким быстродействием из-за последовательной обработки разрядов множителя.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство для умножения, содержащее 1 -разрядный регистр мно- 55 жителя, М -разрядный регистр множимого, блок анализа множителя, блок формирования кратных множимого, три

34 сумматора двухрядного кода первого уровня, регистр двухрядного кода, параллельный сумматор, регистр результата, причем разрядные выходы регистра двухрядного кода соединены с соответствующими весовыми входами параллельного сумматора, разрядные выходы которого соединены с соответствующими весовыми входами регистра результата, разрядные выходы регистра множимого соединены с соответствующими разрядными входами блока формирования кратных множимого, введены) М/22(- 3 сумматоров двухрядного кода первого уровня ((= 3, 4, 6, 9, 13, ...), сумматор двухрядного кода второго уровня, блок регистров, содержащий) Й /1 (+ 1 регистров разрядностью (М + 2 8 + 1) каждый, второй М -разрядный регистр множимого, причем блок формирования кратных множимого содержит и /2 групп по два элемента И и (М вЂ” 1) элементов

2И-ИЛИ и 1 Н /2 I. групп по (М + 1) полусумматоров, а блок анализа множителя содержит элемент И, первую и вторую группы по ) 8 /2 — 1 (элементов 2И-ИЛИ, причем -регистр множителя разделен на (1 /2 + 1J групп разрядов, первая из которых содержит два младших разряда, а -я группа— три разряда. (1 = 2, 3, ...(М /2 +

+ 11), причем старший разряд j -й группы регистра множителя (= 1, 2, ... (В/2 + 1)) равен по значению младшему разряду (+ 1)-й группы разрядов регистра множителя, выход старшего разряда первой группы регистра множителя соединен с первым входом элемента И блока анализа множителя, с первым, (М+ 2)-м и (М+ 3)-м весовыми входами первого сумматора ! двухрядного кода первого уровня и с первыми входами полусумматоров пер-, вой группы блока формирования кратных множимого, инверсный выход младшего разряда первой группы регистра множителя соединен с вторым входом элемента И блока анализа множителя, инверсный выход старшего разряда первой группы регистра множителя соединен с (М+ 4)-м весовым входом первого сумматора двухрядного кода первого уровня, выход старшего разряда (< + 1)-й группы разрядов регистра множителя соединен с первым входом первого элемента И 1 -ro элемента

2И-ИЛИ первой группы блока анализа множителя, с первыми входами полу3 11 сумматоров (j + 1)-й группы блока формирования кратных множимого и с (2 < + 1)-м весовым входом) /{, (-ro сумматора двухрядного кода первого уровня, инверсный выход старшего разряда (< + 1)-й группы регистра множителя соединен с первым входом второго элемента И < -го элемента

2И-ИЛИ первой группы блока анализа множителя и с (М + 2i + 2)-м весовйм входом) /f,f-го сумматора двухрядного кода первого уровня, выход второго разряда (< + 1)-й группы разрядов регистра множителя соеди нен с вторым входом второго элемента И { -го элемента 2И-ИЛИ первой группы блока анализа множителя и с первым входом первого элемента И

{-ro элемента 2И-ИЛИ второй группы блока анализа множителя, инверсный выход второго разряда (j + 1)-й груп пы регистра множителя соединен с вторым входом первого элемента И

< --го элемента 2И-ИЛИ первой группы блока анализа множителя и с первым входом второго элемента И j --ro элемента 2И-ИЛИ второй группы блока анализа множителя, выход младшего разряда (< + 1)-й группы регистра множителя соединен с третьим входом

4 второго элемента И { -го элемента

2И-ИЛИ первой группы блока анализа множителя и с вторым входом второго элемента И { -го элемента .2И-ИЛИ вто" рой группы блока анализа множителя, инверсный выход младшего разряда ({ + 1)-й группы регистра множителя соединен с третьим входом первого элемента И j -го элемента 2И-ИЛИ первой группы блока анализа множителя и с вторым входом первого элемента

И -го элемента 2И-ИЛИ второй группы блока анализа множителя, первый вход первого элемента И каждой группы блока формирования кратных множимого соединен с 9 -м разрядом регистра множимого, первый вход .второго элемента И каждой группы блока формирования кратных множимого соединен с первым разрядом регистра множимого, первые входы первого элемента И и -го элемента 2И-ИЛИ каждой группы блока формирования кратных множимого соединен с (){ + 1)-м выходом регистра множимого ({{ = 1, 2. ..,, Я - 1), первый вход второго элемента И K --го элемента 2И-ИЛИ каж дой группы блока формирования кратных множимого соединен с к-м выхо34934 дом регистра множимого прямой выход младшего разряда первой группы регистра множителя соединен с втог рыми входами первых элементов И элементов 2К-ИЛИ и второго элемента И первой группы блока формирования кратных множимого, выход элемента И блока анализа множителя соединен с вторыми входами вторых элементов И элементов 2И-ИЛИ и первого элемента

И первой группы блока формирования кратных множимого, выход 4 -го элемента 2И-ИЛИ первой. группы блока анализа множителя соединен с вторыми.входами вторых элементов И эле!

О

15 ментов 2И-ИЛИ и первого элемента И соответствующими разрядными входами

g y /e { регистров суммы и переноса бло . ка регистров первого уровня соответственно, выходы разрядов регистра множииого соединены соответственно с разрядными входами второго регистра множимого, выходы1 и /((регистров суммы и переноса блока регистров первого уровня соединены с соответствующими весовыми входами сумматора двухрядного кода второго .уровня, { -й выход второго регистра множимого соединен соответственно с (8 + g — 1)-м весовым разрядом сум45

55 (i + 1)- и группы блока формирования

I кратных множимого, выход < -го элемента 2И-ИЛИ второй группы блока анализа множителя соединен с вторыми входами первых элементов И элементов

2И-ИЛИ и второго элемента И (j +1)-Р группы блока формирования кратных множимого, выходы первого и второго !

25 элементов И -й группы которого соединены соответственно с вторыми входами (М+ 1)-го и первого полусумматоров л -й группы блока формирования кратных множимого, выход

1 ъО

k-го элемента 2И-ИЛИ 1 --й "группы которого соединен с вторым входом (K + 1)-го полусумматора -й группы блока формирования кратных множимого, выход р -го полусумматора < -й

35 группы которого соединен с (2 + Р

+ о — 2)-м весовым входом) i /3f го сумматора двухрядного кода первого уровня (p = 1, 2, ..., Ц + 1), шина логической единицы устройства соеди4О иена с (М+ 2< + 3)-ми весовыми входами ) i /с (-го сумматора двухрядного кода первого уровня, выходы сумьы и переноса) Н/28 j сумматоров двухрядного кода первого уровня соединены с

1134934 матора двухрядного кода второго уров. ня (q = 1, 2, ..., М ), управляющие входы регистров соединены с входом синхронизации устройства.

На фиг. 1 представлена структурная схема устройства для умножения, на фиг. 2 — схема блока анализа разрядов множителя; на фиг., — схема блока формирования кратных множимого; на фиг. 4 — группы разрядов множителя, анализируемые в блоке анализа разрядов множителя, на фиг. 5 — получение результата умножения,путем суммирования 24 кратных множимого,,полученных из анализа разрядов 48-разрядного множителя и числа, равного значению самого множимого, на фиг. 6 — первый сумматор двухрядного кода первого уровня, на . фиг. 7 — результаты суммирования на сумматорах двухрядного кода первого уровня и значения регистра множимого.

Устройство содержит регистр 1 множителя, регистр 2 множимого, блок 3 анализа разрядов множителя, блок 4 формирования кратных множимого, блок

5 сумматоров двухрядного кода первого уровня, в который входят три сумматора двухрядного кода, блок 6 регистров (первого уровня), сумматор

7 двухрядного кода второго уровня, два регистра второго уровня составляют регистр двухрядного кода 8, параллельный .сумматор 9, регистр 10 результата.

30

В случае нормализованного значения множителя старший его разряд равен единице. При этом сигнал ПП24 равен единице, что позволяет исклю чить группу полусумматоров для последнего кратного множимого, заменив их инверторами..

Блок 3 анализа разрядов множителя содержит элемент И 3-1, первую группу элементов 2И-ИЛИ 3-2 и 3-3 и вторую группу элементов 2И-ИЛИ 34 и 3-5, формирующие управляющие

40 сигналы СД и НСД. В случае нормализованного значения множителя старший разряд равен единице и элемент 2ИИЛИ 3-3 вырождается в двухвходовой

45 элемент И.

Блок 4 формирования кратных множимого содержит группы элементов И 4-1 — 4-6, элементов 2И-ИЛИ 4-7—

4-12 и группы полусумматоров 4-13—

4-16, 4-17, 4-20, 4-21, 4-24.

Деление множителя на группы производится следующим образом: первая группа состоит из двух младших разрядов, остальные группы состоят из трех разрядов, причем младший разряд последующей группы разрядов множителя совпадает со старшим разрядом предыпущей группы. Если в старшей группе разрядов множителя получается меньше трех разрядов, то значения недостающих до трех разрядов приравниваются к нулю.

Если разряды множителя пронумеровать с 1-ro по 48-й, то логичес» кие функции управляющих сигналов

НСД, СД и ПП имеют вид:

НСД1 = 48 р

СД1 = 47р, 48 р

ПП1 = 47p НСД2 = 46Р 47р + 4бр ° 47 р

СД2 = 45р ° 4бр 47р + 45p 46р.

47р

ПП2 = 45р

НСД24 = 7p ° 3p + 2р . Зр

СД24 = 1p ° 2p 3p + 1р 2р ° Зр

ПП24 = 1 р

Необходимо отметить, что для случая нечетного количества разрядов в множителе множимое, как дополнительное слагаемое, не учитывается.

Перед старшими разрядами первого кратного множимого формируются . три дополнительных разряда, роль которых выполняет код наличия сигнала прямой передачи (без сдвига) кратного множимого ПП1 (старший разряд равен ППt, средний и младший равны

ПП1). В случае прямой передачи кратного множимого ПП1 = 1. Остальные кратные множимого имеют но два дополнительных разряда (старший представляет собой "1", а младший сигнал равен ПП;, где 1 = 2, 3, ... Й/2). К младшему разряду каждого кратного множимого при суммировании прибавляется сигнал ПП;, где = 1, 2, К/2, выполняющий роль единицы при образовании дополнительного кода. Общее количество суммируемых кратных множимого, равное 8 /2, разбивается на группы по 0 слагаемых, где 6 равно 3, 4, 6, 9, 13, ..., т.е. максимальное количество, слагаемых, которые можно просуммировать на 1, 2, 3

4, 5 и т.д. слоях одноразрядных трехвходовых сумматоров соответст1!34934

6 1111111110 ....... 000

Р ОООООООО1О ....... ООО

511111111111

Р 000

1...... 000

000

1 10000

1 1000000

1 100000000

1000000000 °

00000000

11111111 °

00000 ° .. 000

000... 000

О... 000

111

1 1 О

10100

00000001... 1100000000000

1 1 1 1 1 1 ОО... 0100000000000

$10011

1001

1.1 1 001 1 1 1 1 1 1 0... 0000000000000 венно, из которых состоят сумматоры двухрядного кода первого уровня.

В конкретном случае для Й = 48! выбрано равным шести.

Сумматор 5 первого уровня состоит 5 из трехвходовых одноразрядных сумматоров, на входы которых подаются соответствующие весовые разряды шести кратных множимого и код ПП, . Для упрощения схемы сумматора двухряд- 1О ного кода первого уровня сигнал ППЗ запоминает на отдельном триггере или на дополнительном разряде .регистра переноса или суммы, которые суммируются далее на сумматоре двухряд- >5 його кода второго уровня.

Устройство позволяет реализовать конвейерный способ умножения путем подачи соответствующей серий синхроимпульсов и новых сомножителей. 20

Работа устройства при перемножении 48-разрядных кодов множимого и множителя, равных О,t1000...00, происходит следующим образом.

По первому тактовому импульсу, 25 поступающему из блока синхронизации

ЦВИ, разряды множителя записываются в регистр t множителя, а разряды множимого — в регистр 2 множимого.

О О

0О

1 100.-.. 00

1 100... 000

Так как сигналы НСД24 и ПП24 рав ны единице, то 24-е кратное множимо- @ го формируется путем передачи кода множимого без сдвига через элементы И и логические узлы И-ИЛИ 4-5, 4-6,4-1 1, 4.-1 2 и преобразования его в обратный код на полусумматорах 4-2 — 4-24

Блок анализа разрядов множителя формирует для каждого кратного три управляющих сигнала НСД, СД и ПП.

При коде множителя 1100...00 сигналы НСД1- НСД23, СД1 — СД23, ПП1

ПП23 имеют нулевое значение.

В результате на выходах элементов

И и логических узлов И-ИЛИ для крат. ных множимого (с 1-го по 23-й) фор-. мируется нулевой код, который по сигналу ПП1 — ПП23 беэ сдвига передается через нолусумматор, соответствующий кратным множимому с чисел с 1-ro.ïî 23-й. Таким образом, с учетом знаковых разрядов на 1-й сумматор 1-го уровня поступают следующие слагаемые:

1000 ... 000

1100 ... 000

1t00 ... 000

1100 ... 000

1100 ....000

1100 ... 000

На 2-й и 3-й сумматоры двухрядного кода 1-го уровня поступают следующие слагаемые:

100.... 000

О ° .. 000

ООО

На 4-й сумматор двухрядного кода

1-ro уровня при этом поступает единичный сигнал с целью преобразования обратного кода 24-ro кра ного множимого в дополнительный.В результате на 4-й сумматор двухрядного кода 1-го уровня поступят следующие слагаемые:

1134934

11111»»0...0

ОООООООО10

11...100.......0

1 .. 100..... 0

110011111110..00

11000...... О О

О, 100100

° 0

По второму тактовому импульсу синхронизации результаты сложе— иия на сумматорах 1 — го уровняв двухрядном коде, а также значение множимого запоминаются на регистрах сумматоров 1 — го уровня.

Результат суммирования в двухрядном коде по 3-му тактовому импульсу синхронизации записывается в регистры сумматора с сохранением переносов 2-го уровня. Далее на параллельном сумматоре формируется окончатель ный результат суммирования и по 4-му тактовому импульсу синхронизации записывается в регистр 10 результата (фиг. 1).

В результате одновременной параллельной обработки разрядов множителя и возможности организации конвейерной обработки устройство обесДалее результаты сумматоров двухрядного кода первого уровня и код множимого подаются на соответствующие весовые входы сумматора двухрядного кода второго уровня (фиг. 8).

После сложения кодов имеем следующий результат: печивает более высокую производитель- ность по сравнению с прототипом.

Вазовым объектом для изобретения щ является арифметическое устройство многопроцессорного вычислительного комплекса "Эльбрус". Умножение 32с разрядных чисел в конвейерном режиме осуществляется здесь со скоростью одной пары операндов за три такта.

В данном устройстве 48-разрядные операнды обрабатываются в конвейерном режиме со скоростью одной парыоперандов за один такт, т.е. в три

I раза быстрее при одинаковых затратах оборудования.!

134934

Il34934

1134934

4 оЗгрГгр игр

98

11ФЛВйбЖЪ7

ФВ рааржЭР

Результаты еложениг шеггаи копнах

hff0wuwrrg чжел е дбухряднан юде

1134934

SHHHGH Заказ f0090/4 1 Тирж у 10 Подписное

4жлиаа HHG "Нвтеж ", г.Уагород, ул.Проектная, 4