Матричное вычислительное устройство

Матричное вычислительное устройство

Иллюстрации

Показать все

Реферат

 

МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй входные регистры, два входных коммутатора , матрицу вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммут аторы, причем первые выходы вычислительных ячеек каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек этой же строки матрицы, вторые выходы вычислительных ячеек строк матрицы соединены с вторыми входами последующих ячеек тех же столбцов матрицы, третьи выходы вычислительных ячеек, матрицы соединены с третьими входами вычислительных ячеек предыдуц1их столбцов последующих строк матрицы , а третьи выходы вычислительных ячеек последней строки матрицы являются выходами устройства, четвер- ibie выходы вычислительных ячеек строк матрицы соединены последовательно с четвертыми входами предьвдущих вычислительных ячеек тех же строк матрицы , а четвертые выходы вычислительных ячеек первого столбца матрищя соединены с первыми входами соответствующиз{ сумматоров блока сумматоров, выход переноса каждого сумматора блока сумматоров соединенс вторым входом предыдущего сумматора блока суымоторов , выходы суммы сумматоров блока сумматоров являются выходами устройства , выходы первого входного регистра соединены с информационными - входами первого входного коммутатора, g выходы первой группы которого соединены с первыми входами соответствую- taHx элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходы первой группы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, выходы второй группы второго входного коммутатора соединены с первыми входами соответствующих элементов ИЛИ втоСАЭ 4 рой )1, вторые входы элементов ИЛИ второй группы, кроме первого, ;о эо соединены с пе)выми выходами соответствующих матричшлх коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных ячеек первого столбца матоицы, втооые выходы, матоичных коммутаторов,соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми вxoдa tи соответствующих вычислительных ячеек первого столб

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) 4(51) G 06 F 15/31

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTMA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВ (21) 3590410/24-24 (22) 06 05. 83 (46) 15.01.85. Бюл.N 2 (72) В.Н.Волкогонов, Г.А.Петров и В.С.Степанов (71) Лениградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (53) 681.3(088.8) (56) 1. Gnild Н.Н. Some Се1lular

Logic Arrays for Non — Restoring

Binary Division. — "The Radio and

Electronic Eng. 1970, 39, И- б, рр. 345-348.

2. Карцев М.А. Арифметика цифроЬых машин. М., "Наука", 1969. с.444.

3. Авторское свидетельство СССР

11 - 750485, кл. С 06 F 7/38,1978 (прото= тип). (54) (5 7) МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ

УСТРОЙСТВО, содержащее первый и второй входные регистры, два входных коммутатора, матрицу .вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммутаторы, причем первые выходы вычислительных ячеек каждой строки матрицы соединены с первыми

1 входами последующих вычислительных ячеек этой же строки матрицы, вторые выходы вычислительных ячеек строк матрицы соединены с вторыми входами последующих ячеек тех же столбцов матрицы, третьи выходы вычислительных ячеек, матрицы соединены с третьими входами вычислительных ячеек предыдущих столбцов последующих строк матрицы, а третьи выходы вычислительных ячеек последней строки. матрицы являются выходами устройства, четвертые выходы вычислительных ячеек строк матрицы соединены последовательно с четвертыми входами предыдущих вычислительных ячеек тех же строк матрицы, а четвертые выходы вычислительных ячеек первого столбца матрицы соединены с первыми входами соответствующих сумматоров блока сумматоров, выход переноса -каждого сумматора блока сумматоров соединен- с вторым входом предыдущего сумматора блока суви" маторов, выходы суммы сумматоров блока сумматоров являются выходами устройства, выходы первого входного регистра соединены с информационными входамн первого входного коммутатора, выходы первой группы которого соеди- I иены с первыми входами соответствую цих элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходы впервой группы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, выходы второй группы второго входного ком мутатора соединены с первыми входа:ми соответствующих элементов ИЛИ второй группы, вторые входы элементов

ИЛИ второй группы, кроме первого, . соединены с первыми выходами соответствующих матричных коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных ячеек первого ф» столбца матоипы, вторые выходы.матоичных коммутаторов соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми входамн соответствукнцих вычислительных ячеек первого столб4948

113 ца матрицы, выходы элементов ИЛИ пер вой группы, соединены с вторыми входами соответствующих вычислительных., ячеек, перв@| строки матрицы. при этом каждая вычислительная ячейка, матрицы содержит два.элемента И и первый. одноразрядный, сумматор, причем первый вход вычислительной ячейки соединен.с первым входом первого элемента И и первым. выходом вычислительной ячейки, второй вход первого .элемента И. соединен с вторыи sxoдом и вторым выходом вычислительной ячейки, выход первого элемента И соединен с первым входом первого одноразрядного сумматора, второй и. третий входы .которого соединены. соответственно с третьим и -четвертым входами вычислительной ячейки, выход переноса первого одноразрядного сумматора подключен к первому входу . второго элемента И, второй вход которого подключен к соответствующему входу. управления матрицы вычислительных ячеек, а выход — к четвертому выходу вычислительной ячейки, выход суммы. одноразрядного. сумматора подключен к третьему выходу вычислительной .ячейки, управляющие входы первого н второго входных коммутаторов и матричных коимутаторщю подключены соответственно,к первому, второму.и.третьему. управляющим входам подачи.информации устройства. о т л ич а ю щ е е с я тем что с цельюрасширения. функциональных воэможностей за счет вычисления полинома.ошибок, устройство содержих..третий вход-. ной регистр. третий входной. коммутатор, регистр результата, три группы элементов И, элемент ИЛИ, а вычисли тельная ячейка дополнительно содер.жит третий элемент И.и второй одноразрядный сумматор., причем пятый вход вычислительной ячейки соединен р ее пятым выходом, выход суммы первого одноразрядного сумматора и пятый вход. вычислительной ячейки соединены с первым и вторым входами второ- го одноразрядного сумматора, выход суммы

:которого подключен к первому входу третьего. элемента И, второй вход ко" торого подключен к шестому входу вьгчислительной ячейки, а выход - .к шес" тоиу выходу вычислительной ячейки, третьи входы вычислительных ячеек первой строки матрицы,подключены к. соответствующим выходам третьего входного коммутатора, информационные входы первой группы которого, кроме входа последнего разряда, соединены с соответствующими выходами второй группы второго входного коммутатора, информационные входы второй группы третьего входного коммутатора, кроме входа первого разряда, соединены с выходами регистра результата, первый информационный вход последнего разряда третьего входного коммутатора подключен к выходу (m +1)-ro разряда первого входного регистра, второй инфориационный вход первого разряда третьего входного коммутатора соединен с шиной значения "О", входы регистра результата подключены к выходам .элементов И первой группы, пер вые входы. которых подключены к третьим выходам вычислительных ячеек последней строки матрицы, выходы третьего входного регистра подключены к пятым входам вычислительных ячеек первой строки матрицы, пятые выходы. вычислительных ячеек матрицы подключены к пятым входам следующих ячеек тех же столбцов, третьи входы вычислительных ячеек. последнего стопбца матрицы соединены с выходами элементов И второй группы первые входы которых соединены с выходаии младших разрядов первого входного регистра, шестые выходы вычислительных ячеек первого столбца. матрицы подключены к-первым входам элементов И третьей группы, выходы которых подключены к счетным входам старших разрядов первого входного регистра, шестые входы вычислительных ячеек последнего столбца матрицы,-подключены к июне значения. "1", шесФые выходы вычиелительных ячеек всех столбцов матрицы,.кроме первого, соединены, с шестыми входаии. предыдущих вычислитель-,, ных ячеек тех же строк матрицы, выходы,регисгра результате подключены к входам элемента ИПИ, выход которого подключен.к выходу признака .ошибки устройства, вторые .входы элемен тов И первой., второй и третьей групп подключены соответственно к первому, второму:и третьему управляющим входам выбора режима- устройства, управля аций вход третьего входного комму-. татора подключен к четвертому управ-— ляющему входу подачи информации.

1 l 349

Изобретение относится к автоматике и вычислительной технике и может быть использовано в быстродействующих процессорах и кодирующих-декодирующих устройствах, 5

Известно матричное вычислительное устройство для выполнения операций деления, состоящее из матрицы ячеек, каждая из которых содержит одноразрядный сумматор-.вычислитель и имеет -t0 четыре входа: делимого, делителя, переноса-заема из однораэрядного сумматора-вычитателя последующей ячейки строки матрицы в одноразрядный сумматор-вычитатель предыдущей. ячейки этой же строки матрицы, вход управления — и четыре выхода: частичного остатка, переноса-заема из одноразрядного. сумматора-вычитателя данной ячейки строки матрицы в од- щ ,норазрядный сумматор-вычитатель предыдущей ячейки этой же строки матрицы, делителя, выход управления (1) .

Основным недостатком этого устройства являются ограниченные функцио- д5 нальные возможности, т.е. оно позволяет выполнить, только одну операцию деления двоичных чисел.

Известно матричное вычислительное устройство для выполнения операции умножения, содержащее входные регистры, матрицу вычислительных ячеек

-и блок сумматоров Выходы первого входного регистра. соединены с соответствующими первыми входами вычис35 лительных ячеек первого столбца матрицы, а первые выходы вычислительных ячеек строк. матрицы соединены последовательно с первыми входами последующих вычислительных ячеек тек же строк матрицы, выходы второго входного регистра соединены,с соответствующими вторыми входамн вычислительных ячеек строки матрицы, вторые выходы вычислительных ячеек матрицы

45 соединены последовательно с вторыми входами ячеек последующих строк тех же столбцов матрицы, третьи выходы вычислительных ячеек- соединены с третьими входами вычислительных ячеекпредыдущих столбцов последующих строк матрицы,. третьи выходы ячеек последней строки матрицы являются выходами устройства, четвертые выходы ячеек соединены с четвертыми входами ячеек

l тех же строк матрицы, четвертые выходы ячеек первого столбца соединены с входами блока сумматоров, выходы сумм.которого являются выходами- ус48 2 тройства, Каждая ячейка устройства содержит элемент И и одноразрядный сумматор (2) .

Недостаток данного устройства — . ограниченные функциональные возможности (устройство выполняет только операцию умножения двоичных чисел).

Наиболее близким к предлагаемому является матричное вычислительное устройство, выполняющее операцию деления полиномов, необходимую для кодирования.и декодирования.информации,.содержащее. первый и второй входные регистры, два входных коммутатора, матрицу вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммутаторы,.причем первые выходы вычислительных ячеек каждой строки матрицы соединены последовательно с первыми входами последующих вычислительных ячеек этой же строки, вторые ° выходы вычислительных ячеек строк матрицы соединены последовательно с вторыми входами вычислительных ячеек, последующих строк тех же столбцов, третьи выходы вычислительных ячеек-соединены с третьими входами вычислительных ячеек предыдущих столбцов очередных строк, а третьи выходы вычислительных ячеек. последней строки матрицы являются выходами устройства, четвертые выходы вычислительных ячеек строк матрицы соединены-последовательно с четвертыми входами предыдущих вычислительных ячеек тех же строк матрицы, а четвертые выходы вычислительных ячеек первого столбца матрицы .соединены с соответствующими одними входами сумматоров блока сумматоров, причем выходы переноса каждого сумматора-блока сумматоров соединены с входами переноса предыдущего сумматора указанного блока, а выходи- сумм сумматоров блока суви маторов являются выходамы устройства, выходы. первого входного .регистра соединены с информационными входами первого входного коммутатора, вторые выходы которого соединены с соответствующими вторыми входами элементов

ИЛИ-первой группы, выходы -второго входного регистра соединены с информационными входами второго входного коммутатора первые выходя которого соединены с соответствующими первыми входами элементов ИЛИ первой группы, а вторые выходы.- с соответствующими вторыми входами элементов ИЛИ второй

3 11349 группы, первые входы элементов ИЛИ второй группы, кроме первого элемента соединены с соответствующими вторыми выходами матричных коммутаторов, информационные входы которых соединены с соответствующими третьими выходами вычислительных ячеек первого столбца матрицы, а первые выходы мат ричных коммутаторов соединены с соответствующими другими входами сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены .с соответствующими первыми входами вычислительных ячеек первого столбца матрицы, выходы элементов ИЛИ первой группы-соединены.с соответствующими вторыми входами вычислительных ячеек первой строки матрицы» Каждая вычислительная ячейка матрицы содержит элемент И одноразрядный суммаТОР И ЕЛЮ% (3

Недостаток данного устройства —. ограниченные функционапьные возможности, так .как оно позволяет выполнять только.-операцию деления, полиномов при кодировании и декодировании информации.

Целью изобретения является расширение функциональных возможностей устройства за счет выполнения операции вычисления полинома ошибки, необходимой для исправления искаженных символов при декодировании информации.

Поставленная. цель. достигается тем,35 что матричное вычислитальное- устройство, содержащее первый и второй входные регистры, два входных коммутатора, матрицу вычислительных ячеек, блок сумматоров, элементы ИЛИ, матрич-40 ные коммутаторы,.причем первые выходы вычислительных ячеек. каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек этой же строки матрицы, вторые выходы вы- 45 числительных ячеек. строк матрицы соединены с вторыми входами последующих вычислительных .ячеек тех жв столбцов матрицы, третьи выходы вычислительных ячеек матрицы соединены с третьими 50 входами вычислительных ячеек.предыду" щих столбцов последующих строк матрицы, а третьи выходы. вычислительных ячеек, последней строки матрицы являются выходами устройства, четвер- 55 тые выходы вычислительных-ячеек. стро., матрицы соединены-последовательно с, четвертыми входами предыдущих вы48 4 числительных ячеек тех же строк матрицы, а четвертые выходы вычислитель ных ячеек. первого столбца матрицы соединены с первыми входами соответствующих сумматоров блока сумматоров, выход переноса каждого сумматора блока сумматоров соединен с вторым входом предыдущего сумматора блока сумматоров, выходы суммы сумматоров блока сумматоров являются выходами устройства, .выходы первого входного регистра соединеньг с информационными входами перво го входно го коммут атор а, выходы первой группы которого соеди1нены с первыми входами соответствую х элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходы первой группы которого соединены с вторыми, входами соответствующих элементов ИЛИ первой группы, выходы второй группы второго входного. коммутатора соединены с первыми входами соответствующих элементов ИЛИ второй группы, вторые входы элементов ИЛИ .второй группы,, кроме первого, соединены с первыми выходами соответствующих матричных коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных ячеек первого столбца матрицы, вторые выходы матричных коммутаторов соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми входами. соответствующих вычислительных ячеек первого столбца матрицы, выходы элементов ИЛИ первой группы соединены с- вторыми входами соответствующих вычислительных ячеек первой строки матрицы, при этом каждая вычислительная ячейка матрицы содержит два элемента И.и первый одноразрядный сумматор, причем первый вход. вычислительной ячейки соединен с первым входом первого элемента И и первым выходой вычислительной ячейки, второй вход. первого элемента И соединен с вторым входом и вторым выходом вычислительной ячейки, выход первого элемента И соединен с первым входом первого одноразрядного сумматора, второй и третий входы. которого соединены соответственно с третьим н четвертым входами вычислительной ячейки, выход переноса первого одноразрядного сумматора .подключен к первому

1134948

S входу второго элемента И, второй вход которого подключен к соответствующему вхбду управления матрицы вычислительных ячеек, а выход — к.четвертому выходу вычислительной ячейки, вы- 5 ход суммы одноразрядного сумматора подключен к третьему выходу вычислительной ячейки, управляющие входы первого и второго входных коммутаторов и матричных коммутаторов подключен . 1о соответственнО к первому, второму и третьему управляющим входам подачи информации устройства, содержит третий входной регистр, третий входной коммутатор, регистр рсзультата, три 15 группы элементов И, элемент ИЛИ, а вычислительная ячейка дополнительно содержит третий элемент И и второй одноразрядный сумматор, причем пятый вход вычислительной ячейки соединен 20 с ее пятым выходом, выход суммы nep4oro одноразрядного сумматора и пятый вход вычислительной ячейки соединены с первыми вторым входами второго одноразрядного сумматора, выход 25 суммь1 которого подключен к первому входу третьего элемента И, второй вход которого подключен к шестому входу вычислительной ячейки, а выход— к шестому выходу вычислительной ячеики, третьи входы вычислительных ячеек первой строки матрицы подключены к соответствующим выходам третьего входного коммутатора, информационные входы первой группы которого, кроме входа последнего разряда,сое35 динены .с соответствующими выходами второй группы второго входного ком- . мутатора, информационные входы второй группы третьего входного комму40 татора,- кроме входа первого разряда, соединены с выходами регистра результата, Первый информационный вход последнего разряда третьего входного коммутатора. подключен к выходу (гав+1)-го 45 разряда первого .входного регистра, второй йнфармационныЭ вход первого разряда третьего входного коммутатора соединен с шиной значения "0", входы регистра результата подключен, к выходам элементов И первой группы, первые входы которых подключены к третьим выходам вычислительных ячеек последней строки матрицы, выходы третье-. го входного регистра подключены к пя1 тым входам вычислительных ячеек пер- 55 вой строки матрицы, пятые- выходы вы, числительных ячеек матрицы подключены к пятым входам следующих ячеек тех же столбцов., третьи входы вычислительных ячеек последнего столбца матрицы соединены с выходами элементов И второй группы, первые входы которых соединены с выходами младших разрядов первого входного регистра, шестые выходы вычислительных ячеек первого столбца матрицы подключены к первым входам элементов И третьей группы, выходы которых подключены к счетным входам старших разрядов первого входного регистра, шестые входы вычислительных ячеек последнего. столб" ца матрицы подключены к шине значения "1", шестые выходы. вычислительных ячеек-всех столбцов матрицы, кроме первого соединены. с шестыми вхо-дами предыдущих вычислительных ячеек тех же строк матрицы, выходы регистра результата. подключены к входам эле- — . мента ИЛИ, выход которого подключен к выходу признака, ошибки устройства, вторые входы элементов И первой, вто рой и третьей групп подключены соответственно к первому, второму и третьему управляющим входам выбора режима устройства, управляющий вход третьего входного коммутатора подклнг чен к четвертому управляющему входу

1подачи информации.

На фиг.1 изображена схема.матричного вычислительного устройства; на фиг.2 — схема вычислительной ячейки матрицы.

Матричное вычислительное устройст во содержит входные регистры 1,и 2, входные коммутаторы-3 и 4, матрицу вычислительных ячеек 5 блок су14маторов 6, элементы ИЛИ 7 и .8, .матричные коммутаторы 9, входной регистр 10, входной.коммутатор .11, регистр 12 результата, группы.элементов И 13 — 15, элемент ИЛИ 16, выход 17 признака ошибки, Каждая вычислительная ячейка 5 содержит элемент И-18 одноразрядный сумматор 19, элементы- И 20 и 21, одноразрядный сумматор-22.

Устройство содержит, кроме. того,управляющие входы .23 и 24 подачи информации, управляющий вход 25 выбора режима, входы 26 управления матрицы вычислительных ячеек 5 управляющие входы 27.и 28 подачи информации, управляющие входы- 29 и -30 выбора режима, шину 31. значения "1", шину 32 значения "0".

Устройство- работает следующим образом.

1134948

При кодировании в регистре 1 записаны коэффициенты. информационного полинома ((х) х ) в старших k разк рядах регистра 2 записаны коэффициен- ты порождающего полинома р(х), кро- 5 ме старшего коэффициента. Коммутаторы 3 и 4 подключают к своим выхо дам выходы регистров 1 и 2 при пода- че единичных сигналов на входы 23 ,и 28. Элементы И 13. открыты подачей 0 единичного. сигнала на вход 25. Элементы И 14, 15 и 20 закрыты подачей нулевого сигнала на входы 29, 30 и 26, в результате.чего в сумматорах 19 ячеек 5 выполняется суммиро- 1S ванне по модулю два. Коммутатор 11 . подключает к вторым входам ячеек 5 выходы коммутатора .3 подачей единичного сигнала на вход 24. Коммутаторы.9подключвют. третьи выходы ячеек 20

5 к,входам элементов ИЛИ 8 подачей единичного сигнала на вход 27. Со) держимое старшего разряда регистра 1 через коммутаторы 3 и 11 и элемент

ИЛИ 8. управляет элементами.И 18 25 ячеек 5 первой строки матрицы, третьи выходы ячеек 5 первого столбца через коммутаторы 9 и элементы

ИЛИ 8 управляют элементами И 18 ячеек 5 очередных строк матрицы; gl! содержимое разрядов. регистра 1 с втощ>го .по (т +1) -й через коммутаторы 3 и ll поступают на сумматоры 19

° :,ячеек 5 первой строки-матрицы; со-! деР кимое A "л -1 младших. разрядов 35 регистра .1 через элементы,И 13 посI ! тупеет...на сумматоры 19 ячеек 5. последнего столбца матрицы.- В первой .ячейке.5 матрицы выполняется сумми.рование по модулю два делимого g (x7z.: и, делителя р(х) в случае„если содержимое, старшего разряда делимого рав- . но "1", а если содержимое старшего разряда делимого равно "О", то выполняется суммирование делимого ((х) х 4 с нулем, Получаем частичный- остаток, который при передаче.в следующую строку,матрицы ячеек 5 сдвигается влево„ на один, разряд. В.последующих строках. матрицы ячеек 5 после- сдвига предыду!цего.частичного остатка выпол-. няетск суммирование его либо с р(х), ecsut,,@наченйе старшего. разряда равно н| 1 1 ,3...—, дибо ..с нулем, если значение старше1о разряда равно "О.". В итоге на выходах ячеек 5 последней строки мат.рйЦы йолучаем.проверочный полином. (х) кодового полинома 1 (х).

Декодирование циклического кода состоит иэ двух этапов: вычисление локатора ошибки 5 (х), вычисление по-. линома ошибки e(x) для исправления ошибки. При вычислении локатора ошибки 5(х! в регистре 1 записан принятый кодовый полином и (х) в старших k разрядах регистра 2 записаны l младших коэффициентов порождающего полинома р(х); в регистре 10 записано инверсное значение локатора ошибки для старшего разряда полинома h (х) .

Коммутаторы. 3 и 4 подключают к своим выходам выходы регистров 1 и

2 подачей. единичного сигнала на. входы 23 и 28. Элементы И 13 и 14 открыть. подачей единичного сигнала на входы 25 и 29. Элементы И 15 и 20 закрыты подачей. нулевого сигнала на входы 26 и 30, в результате чего в сумматорах 19 ячеек 5 выполняется сум" мирование по модулю два. Коммутатор

11 подключает к вторым входам ячеек

5 выходы коммутатора 3 подачей еди- ничного сигнала на вход 24.. Коммутаторы 9 подключают третьи выходы ячеек

5 к входам элементов ИЛИ 8 подачей единичного сигнала на вход 27. Содержимое старшего разряда регистра .1 через коммутаторы 3 и 11.и элемент

ИЛИ 8 управляет элементами И 18 ячеек 5 первой строки.матрицы; третий выход каждой ячейки 5 первого столбца через коммутатор 9 и элемент ИЛИ 8 управляет элементом И 18 ячейки 5. очередной строки матрицы, содержимое старших разрядов регистра 1 через коммутаторы 3 и 11 поступает на сумма торы 19 ячеек 5 первой строки.матри-цы, содержимое !! -hl-1 младших разрядов регистра 1 через элементы И 13 поступает на сумматоры 19 ячеек 5 последнего столбца матрицы: Как и при кодировании, в каждой строке матрицы ячеек 5 формируется частичный остаток в результате суммирования по модулю два значения предыдущего частичного остатка с порождающим полиномом р (х} в зависимости от. содержиI мого старшего разряда предыдущего частичного остатка. При передаче частичного остатка на входы ячеек 5 следующей строки матрицы частичный остаток сдвигается влево .на-один разряд. В итоге. получаем локатор ошибки 5 (x), который через открыть1е элементы И 14 записывается а регистр 12.

Элемент ИЛИ 16 проверяет содержимое

11349 регистра 12 на нуль. Если локатор ошибки 6 (х) не равен нулю, т.е. принятый полином h (x) содержит ошибку, то на выходе 17 появляется сигнал.

В этом .случае выполняется BTopîé этап .декодирования — вычисление полинома ошибки е (х) .

При вычислении полинома ошибки е х1 элементы И 13, !4 и 20. закрыты подачей нулевого сигнала на входы 25, 10

26 и 29. Элементы И 15 открыты подачей единичного сигнала на вход 30.

Содержимое регистра 2 червз коммутатор 4 и элементы ИЛИ .7 поступает на входы элементов И 18 ячеек 5 первой 15 строки -матрицы подачей единичного сигнала на -вход 28. Коммутатор 11 подключает. содержимое регистра 12 к входам сумматоров 19 ячеек 5 первой строки матрицы подачей нулевого сиг- Зъ нала на вход 24. Содержимое регистра

12 поступает на входы сумматоров 19 ячеек 5.первой строки матрицы и сую" мируется-с нулем. Результат на выходах сумматоров 19 суммируется по мо- 25 дулю два с содержимам регистра 10, т.е. осуществляется сравнение вычисленного локатора ошибки с инверсным значением локатора ошибки первой позиции. Результат сравнения с выходов сумматоров 22 анализируется элементами

; И 21 всех ячеек 5.. Если сравниваемые локаторы равны, т.е. на выходах всех сумматоров 22 появляется "1", то на шестом выходе ячейки 5 первого столбца матрицы, вырабатывается сигнал "I

1 и35 который через открытый элемент И. 15 поступает на соответствующий счетный вход регистра 1, благодаря чему исправляется ошибка.в нринятом полиноме 4 (х). Если сравниваемые локаторы не равны, то .вычисленный локатор с выходов сумматоров !9 ячеек.5 поступает с одновременным сдвигом на третьи входы ячеек 5 очередной строки матри-

45 цы, причем выход старшего разряда через коммутатор .9 и элемент ИЛИ 8 управляет первыми.входама элементов

И 18 ячеек S благодаря. чему.предьгдущий локатор ошибки суммируется по

S0 модулю два с р (х) или. с.нулем, Далее

I вновь сравнивается пблученное значение.локатора ошибкй с, содержимым регистра 10 и. если сравниваемые локаторы равны, то на шестом выходь ! ячейки 5 появляется значение "1"., которое через элемент И 15 исправляет ошибки в .полиноме g (х), если сэавниваеьые локаторы не равны, то осу48 10 ществляется,переход к. ячейкам 5 следующей строки .матрицы,- и .так дапее до последней строки матрицы. В результате получаем,-исходный кодовый полином 4 (х).

При выполнении умножения в регистрах 1 и 2 записаны множимое и множитель. Коммутаторы 3 и 4 подключают к своим выходам. выходы регистров 1:и

2 подачей. нулевого сигнала. на входы

23 и 28..Элементы И 13 . — 15 закрыты .подачей нулевых сигналов на входы

25, 29 и 30. Элементы И 20 открыты подачей единичного сигнала на входы 26, благодаря чему в.сумматоре 19 выполняется арифметическое сложение.

Выходы регистра 1 через коммутатор 3 и элементы ИЛИ 7 управляют. входами элементов И 18, выходы регистра 2 через коммутатор 4.и элементы ИЛИ 8 управляют первыми входами. элементов И !8.

Коммутаторы 9.подключают вйходы суви. маторов. 19 ячеек .5 первого столбца матрицы к входам сумматоров 6 подачей нулевого сигнала на. вход 27.

В каждой строке-ячеек 5 матрицы выполняется умножение множимого из регистра 1 на соответствующий разряд множителя -н сложение с предыдущим частным произведением, сдвинутым влево. После выполнения умножения на выходах сумматоров 6 появляются стар.шие разряды произведения> а на.тре-.I тьих выходах ячеек 5 последней.стро- ки матрицы . — младшие- разряды произведения.

Данное устройство по сравнению с прототипом выполняет. дополнительные функции: вычисление полинома ошибок, исправление,.искаженных символов, что позволяет - расширить область применения устройства и сократить суммарные затраты, оборудования на реапизацию всех функций устройства отдельными специализированными модулями (арифметический умножнтель, модуль вычисления. синдрома, модуль. вычисления полинома.ошибок, модуль исправления искаженных символов) .

Введение дололнительных функций в устройство позволяет не только об;наруживать наличие ошибок, но и исправлять искаженные символы, увеличивая тем саьым помехозащнщенность системы„ что создает вазможность адаптации к, уровню помех в.канале. связи, памяти, накопителях и т.п. в зависимости от области применения.

ll34948

1134948

Фиг. 2

Составитель В.Березкин

Редактор М.Питкина Техред А.Бабинец Корректор З.Синицкая

Заказ 10091/42, Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открмтий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4