Устройство для управления распределенной вычислительной системой

Устройство для управления распределенной вычислительной системой

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙ, содержащее блок управления, регистр сдвига, регистр номера задания, регистр номера запрашиваемого узла, регистры числа процессоров, регистры маршрутов, первый и второй счетчики адресов, группу счетчиков занятых каналов, дешифратор узлов, блок памяти узлов, блок памяти маршрутов, регистры готовности , первую и вторую группы элементов ИЛИ, с первой по пятнадцатую группы элементов И, элемент ИЛИ-НЕ, первый элемент И, два элемента ИЛИ, элемент НЕ, причем единичные выходы регистра сдвига подключены к первым входам элементов И первой группы и входам элемента ИЛИ-НЕ, выход которого соединен с первыми входами элементов И с второй по седьмую группы и входом конца распределения блока управления , вход числа необходимых процессоров которого соединен с информационным входом регистра сдвига и является входом числа необходимых процессоров устройства. Выход управления сдвигами блока управления подключен к входу управления сдвигом регистра сдвига, входы поразрядного сброса которого соединены с выходами элементов И первой группы и первыми входаЛ1и элементов И восьмой группы, вторые входы которых подключены к прямым входам элементов И девятой группы, первым входам элементов И десятой группы, группе входов дешифратора узлов и первым входам элементов И одиннадцатой группы, вторые входы которых объединены и подключены к выходу записи маршрута блока управления, а третьи входы подключены к выходам элементов И двенадцатой группы, первые входы которых подключены к входам первого элемента И, выходу блока памяти маршрутов и первым входам элементов И тринадцатой группы, зторые входы которых соединены с выходами группы счетчиков занятых каналов, а выходы соединены с вхо .т,ами первого элемента ИЛИ, выход которого соединен с входом отсутствия свободного маршрута блока управления и через элемент НЕ - с вторыми входами элементов И двенадцатой группы и с входом наличия маршрута блока управления, вход окон чания просмотра маршрутов которого соединен с выходом первого элемента ИЛИ, выходы элементов И восьмой группы подключены к входам регистров числа процессоров, выход приема блока управления соединен с первыми входами элементов И четырнадцатой и пятнадцатой групп, выходы которых соединены с информационным входом регистра номера задания и информационным входом регистра номера запрашивае- 00 О5 мого узла соответственно, вы-ходы регистра номера задания регистров маршрута, регистра номера запрашиваемого узла, регистров числа процессоров соединены с вторысл ми входами элементов И с второй по седьсо мую группы, выходы которых являются группой выходов заголовка задания устройства , группа входов готовности каналов связи устройства соединена с информационными входами группы счетчиков занятых каналов, управляющие входы которых подключены к выходам элементов ИЛИ первой группы, входы которых подключены к выходам элементов И восьмой группы, выход регистра номера запрашиваемого узла соединен с информационным входом блока памяти узлов и информационным входом блока

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК

4(51) G 06 F 9 00

И

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3492728/24-24 (22) 20.09.82 (46) 23.01.85. Бюл. № 3 (72) А. Х. Ганитулин и А. А. Бедарев (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 629538, кл. G 06 F 9/00, 1978.

2. Авторское свидетельство СССР по заявке № 3268690/18-24, кл. G 06 F 9/00, 22.10.81 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙ, содержащее блок управления, регистр сдвига, регистр номера задания, регистр номера запрашиваемого узла, регистры числа процессоров, регистры маршрутов, первый и второй счетчики адресов, группу счетчиков занятых каналов, дешифратор узлов, блок памяти узлов, блок памяти маршрутов, регистры готовности, первую и вторую группы элементов ИЛИ, с первой по пятнадцатую группы элементов И, элемент ИЛИ вЂ” HE, первый элемент

И, два элемента ИЛИ, элемент НЕ, причем единичные выходы регистра сдвига подключены к первым входам элементов И первой группы и входам элемента ИЛИ вЂ” НЕ, выход которого соединен с первыми входами элементов И с второй по седьмую группы и входом конца распределения блока управления, вход числа необходимых процессоров которого соединен с информационным входом регистра сдвига и является входом числа необходимых процессоров устройства, выход управления сдвигами блока управления подключен к входу управления сдвигом регистра сдвига, входы поразрядного сброса которого соединены с выходами элементов И первой группы и первыми входами элементов И восьмой группы, вторые входы которых подключены к прямым входам элементов И девятой группы, первым входам элементов И десятой группы, группе входов дешифратора узлов и первым входам эле,SU И 3 6159 А ментов И одиннадцатои группы, вторые входы которых объединены и подключены к выходу записи маршрута блока управления, а третьи B. Îä."«l l10,,к. 1ючены к выходам элементов И двенадцатой группы. первые Входы KQTopblx по1ключены к Bxojàì первого элемента И, выходу блока памяти маршрутов и первым входам элементов И тринадцатой группы. вторые входы которых соединены с выходами группы счетчиков занятых каналов, а выходы соединены с входами первого элемента ИЛИ, выход которого соединен с входом отсутствия свободного маршрута блока управления и через элемент НŠ— с вторыми входами элементов И двенадцатой группы и с входом наличия маршрута блока управления, вход окон- Я чания просмотра маршрутов которого соединен с выходом первого элемента ИЛИ, выходы элементов И восьмой группы подключены к входам регистров числа процессоров, выход приема блока управления соединен с первыми входами элементов И четырнад- Я цатой и пятнадцатой групп, выходы которых соединены с информационным входом регистра номера зада ния и информационным входом регистра номера запрашивае= мого узла соответственно, выходы регистра Д номера задания регистров маршрута, ре- © гистра номера запрашиваемого узла, регистров числа гроцессоров соединены с вторыми входами элементов И с второй по седьмую группы, выходы которых являются CO группой выходов заголовка задания устройства, группа входов готовности каналов связи устройства соединена с информационными входами группы счетчиков занятых каналов, управляющие входы которых подключены к выходам элементов ИЛИ первой группы, входы которых подключены к выходам элементов И восьмой группы, выход регистра номера запрашиваемого узла соединен с информационным входом блока памяти узлов и информационным входом блока

1136159 памяти маршрутов, первый адресный вход которого подключен к выходу первого счетчика адреса, вход установки которого соединен с выходом сброса маршрутов блока управления, выход просмотра маршрутов которого соединен с информационным входом первого счетчика адреса и вторым адресным входом блока памяти маршрутов, вход записи чтения которого соединен с выходом блока памяти узлов и входом дешифратора узлов, первый адресный вход блока памяти узлов соединен с выходом второго счетчика адреса, информационный вход которого соединен с вторым адресным входом блока памяти узлов и выходом просмотра узлов блока управления, вход сброса второго счетчика адреса соединен с выходом элемента ИЛИ вЂ” НЕ, вторые входы элементов И десятой группы объединены и подключены к выходу разрешения распределения блока управления, вход наличия свободных процессоров которого соединен с третьими входами элементов И десятой группы и инверсными входами элементов И пятнадцатой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом отсутствия процессоров, блока управления выход данных блока управления соединен с выходом данных группы выходов заголовка задания устройства, вторые входы элементов И четырнадцатой группы являются группой входов номера задания устройства, информационные входы регистров готовности являются группой входов готовых процессоров устройства, выходы элементов И восьмой группы соединены с входами сброса регистров готовности, выходы счетчиков занятых каналов соединены с вторыми входами элементов И одиннадцатой группы, выход отказа блока управления является выходом отказа устройства, причем блок управления содержит схему сравнения, триггер пуска, генератор импульсов, триггер узлов, триггер маршрутов, триггер распределения, группу элементов И, шесть элементов ИЛИ, элемент НЕ, семь элементов И, выход первого элемента ИЛИ соединен с выходом сброса маршрутов блока, выход записи маршрута которого соединен с первым входом первого элемента ИЛИ, входом установки триггера распределения и выходом первого элемента И, первый вход которого соединен с входом наличия маршрута блока, вход окончания просмотра маршрутов которого соединен с вторым входом первого элемента ИЛИ, первым входом второго элемента ИЛИ, инверсным входом второго элемента И и первым входом третьего элемента ИЛИ, второй вход которого соединен с первым входом четвертого элемента

ИЛИ. входом отсутствия процессоров блока и через элемент НŠ— с вторым входом и рвого элемента И и первым прямым вхоц м пгорого элемента И, второй прямой вход которого соединен с входом отсутствия свободного маршрута блока, выход разрешения распределения которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с третьим входом первого элемента ИЛИ, вторым входом четвертого элемента И, первым входом пятого элемента ИЛИ, первым входом шестого элемента ИЛИ, первыми объединенными входами элементов И группы и входом конца распределения блока, выход просмотра узлов которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом четвертого элемента И, первым входом пятого элемента И и первым входом шестого элемента И, выход которого соединен с выходом сдвига блока, а второй вход соединен с выходом триггера распределения, вход сброса которого соединен с выходом четвертого элемента ИЛИ, четвертый вход первого элемента ИЛИ соединен с вторым входом пятого элемента ИЛИ, выход которого соединен с входом сброса триггера узлов, выход которого соединен с вторым входом третьего элемента И, а вход установки — с выходом третьего элемента

ИЛИ, третий вход которого соединен с прямым выходом схемы сравнения и входом установки триггера пуска, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, вход сброса триггера пуска соединен с выходом шестого элемента ИЛИ, второй вход которого соединен с инверсным выходом схемы сравнения и входом отказа блока, первый и второй входы схемы сравнения соединены с входом числа необходимых процессоров и входом наличия свободных процессоров блока соответственно, выходы элементов И группы подключены к выходу данных блока, выход просмотра маршрутов которого соединен с выходом пятого элемента И, второй вход которого соединен с выходом триггера маршрутов, входы сброса установки которого соединены с выходом второго элемента ИЛИ и второго элемента И соответственно, отличающееся тем, что, с целью расширения ее функциональных возможностей путем управления распределением заданий территориально разнесенным группам процессоров с учетом наличия на узлах обработки необходимых данных для выполнения задания, в него введены группа регистров наличия данных регистр необходимых дан) l ных, шестнадцатая и семнадцатая группы элементов И, причем информационный вход регистра необходимых данных является входом требуемых данных устройства, а выход соединен с первыми входами элементов И шестнадцатой группы и входом требуемых данных блока управления, вход наличия данных которого соединен с выходами элементов И шестнадцатой группы, вторые входы

1136159 которых соединены с выходами регистров наличия данных группы, информационные входы которых являются группой входов наличия данных устройства, выходы регистров готовности соединены с первыми входами элементов И семнадцатой группы, вторые входы которых соединены с выходом выбора узла блока управления, вход наличия свободных процессоров которого соединен с выходами элементами И семнадцатой группы, а блок управления дополнительно содержит группу узлов анализа, выходы которых объединены и являются выходом выбора

Изобретение относится к вычислительной технике, в частности к уетройствам для управления распределенной вычислительной системой, включающей узлы обработки информации и линии связи.

Известно устройство для распределения заданий процесорам, содержащее блок управления поиском и распределением, регистры готовности прогрессоров, регистр сдвига, группы элементов И, элементы ИЛИ, триг- >0 геры.

В устройстве анализируется возможность обработки задания и в случае положительного решения осуществляется распределение задания между свободными процессорами (1).

Недостатком устройства является невозможность распределения заданий территориально разнесенным группам процессоров с учетом состояний процессоров и линий связи, а также маршрутов передачи данных.

Наиболее близким к предлагаемому яв- 20 ляется устройство для управления распределенной вычислительной системой, содержащее блок управления, вторую группу элементов И, первые входы которой соединены с соответствующими выходами регистров готовности, нулевые входы которых подключены к входам готовности процессоров устройства, выходы регистров готовности соединены с входами кода свободных процессоров блока управления, выходы регистра

- сдвига — с вторыми входами элементов И ЗО первой группы, выход отказа блока управления является выходом отказа устройства, выход управления сдвигом подключен к входу управления сдвигом регистра сдвига, разрешающие входы которого соединены с выходом приема блока управления, а информационные входы с входами кода числа необходимых процессоров устройства, которые-подключены к входам числа необходимых процессоров блока управления, нуузла блока, вход требуемых данных и вход наличия данных которого являются первым и вторым входами узлов анализа группы соответственно, а каждый блок анализа содержит группу сумматоров по модулю два, группу элементов НЕ и элемент И, выход Которого является выходом блока анализа, выходы сумматоров по модулю два группы через элементы НЕ группы подключены к входам элемента И, первые и вторые входы сумматоров по модулю два являются первым и вторым входами блока анализа соответственно.

i левые выходы регистра сдвига соединены с входами первого элемента И, выход которого подключен к вторым входам десятой группы элементов И, входу конца распределения блока управления и к входу сброса счетчика адреса узлов, счетный вход которого соединен с выходом просмотра узлов блока управления, который подключен к входу пуска блока памяти узлов, к входу обнуления которого подключен выход обнуления блока памяти узлов блока управления, выход счетчика адреса узлов соединен с входом адреса блока памяти узлов, выход регистра номера запрашивающего узла подключен к первым входам соответствующей десятой группы элементов И, входу адреса блока памяти маршрутов и узлов, выход которого подключен к входам адреса блока памяти маршрутов и к входам дешифратора узлов, выходы которого соединены с первыми входами соответствующей седьмой группы элементов И, третьей и четвертой групп элементов И и с вторыми входами соответствующей второй группы элементов И, выход разрешения распределения блока управления подключен к третьим входам второй группы элементов И, выходы которой соединены с соответствующими входами первой группы элементов ИЛИ, выходы которой подключены к первым входам первой группы элементов И, выходы последней соединены с входами сброса регистра сдвига и с вторыми входами соответствующей третьей группы элементов И, выходы которой подключены к входам регистров числа процессоров и к единичным входам регистров готовности, выходы которых соединены с вторыми входами четвертой группы элементов И, выходы которой подключены к входам первого элемента ИЛИ, выход которого соединен с входом отсутствия процессоров блока управления, выход просмотра

1136159 маршрутов которого подключен к счетному входу второго счетчика адреса маршрутов и входу пуска блока памяти маршрутов, выход сброса маршрутов блока управления соединен с входом сброса счетчика адреса маршрутов и обнуления блока памяти маршрутов, нулевые выходы которого подключены к входам третьего элемента И, выход которого соединен с третьим входом второго элемента ИЛИ и входом начала маршрутизации блока управления, выход счетчика адреса маршрутов подключен к входу адреса блока памяти маршрутов, единичные выходы которого соединены с первыми входами пятой группы элементов И, вторыми входами шестой группы элементов И и входами второго элемента И, выход которого подключен к входу отсутствия свободного маршрута блока управления и к первому входу второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входами счетчиков занятых каналов, входы готовности каналов устройства подключены к вычитающим входам счетчиков занятых каналов, выходы которых соединены с вторыми входами пятой группы элементов И, выходы которой подключены к вторым входам второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого подключен к входу наличия маршрута блока управления и к первым входам шестой группы элементов И, выходы которой соединены с вторыми входами седьмой группы элементов И, выход записи маршрута блока управления подключен к третьим входам седьмой группы элементов И, выходы которой соединены с входами регистров маршрутов, выходы которых подключены к первым входам соответствующей десятой группы элементов И, выходы регистров числа процессоров соединены с первыми входами соответствующей десятой группы элементов И, выход приема блока управления подключен к вторым входам восьмой и девятой групп элементов И, входы кода номера задания устройства соединены с первыми входами восьмой группы элементов И, выходы которой подключены к входам регистра номера задания, выходы которого подключены к первым входам соответствуюшей десятой группы элементов И, выходы последней соединены с выходами заголовка задания устройства и с входами второй группы элементов ИЛИ, входы номера запрашивающего узла устройства соединены с первыми входами девятой группы элементов И, выходы которой соединены с входами регистра номера запрашивающего узла, входы кода числа необходимых процессоров соединены с входами шестого элемента ИЛИ и первыми входами элемента сравнения «больше либо равно», к вторым входам которого подключены входы кода свободных процессоров, выход элемента срав5

55 нения «больше либо равно» соединен с выходом приема и входом второго элемента НЕ, выход которого подключен к выходу отказа и к первому входу третьего элемента ИЛИ, выход шестого элемента ИЛИ соединен с первым входом четвертого элемента ИЛИ и единичным входом триггера пуска, вход конца распределения подключен к первому входу пятого элемента ИЛИ, второму входу седьмого элемента ИЛИ, первому входу десятого элемента ИЛИ, первому входу восьмого элемента ИЛИ, к второму входу третьего элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, единичный выход которого подключен к первому входу четвертого элемента И, выход генератора импульсов подключен к второму входу четвертого элемента И, выход которого соединен с вторыми входами пятого, седьмого и девятого элементов И, вход отсутствия свободного маршрута подключен к третьему входу четвертого элемента ИЛИ, второму входу восьмого элемента ИЛИ, первому входу седьмого элемента ИЛИ, первому входу девятого элемента ИЛИ, выход восьмого элемента ИЛИ является выходом обнуления блока памяти узлов, вход отсутствия процессоров соединен с вторым входом десятого элемента ИЛИ, третьего элемента НЕ и вторым входом четвертого элемента ИЛИ, выход которого подключен к единичному входу триггера узлов, единичный выход последнего соединен с первым входом пятого элемента И, выход которого подключен к выходу просмотра узлов, вход наличия маршрута соединен с вторым входом восьмого элемента И, выход третьего элемента НЕ подключен к второму входу шестого элемента И и первому входу восьмого элемента И, выход которого соединен с выходом записи маршрута, вторым входом девятого элемента ИЛИ и единичным входом триггера распределения, единичный выход которого подключен к первому входу девятого элемента И, выход которого соединен с выходом управления сдвигом, выход десятого элемента ИЛИ подключен к нулевому входу триггера распределения, единичный выход которого соединен с выходом разрешения распределения и третьим седьмого элемента ИЛИ, выход которого подключен к нулевому входу триггера маршрутов, единичный выход которого соединен с вторым входом пятого элемента ИЛИ, выход которого подключен к нулевому входу триггера узлов, вход начала маршрутизации соединен с первым входом шестого элемента И, выход которого подключен к единичному входу триггера маршрутов, единичный выход которого соединен с первым входом седьмого элемента И, выход которого является выходом просмотра маршрутов, выход девятого элемента ИЛИ является выходом сброса маршрутов (2).

1136159

Недостатком известного устройства является отсутствие возможности управления распределением заданий с учетом требуемых для их выполнения конкретных наборов данных распределенной вычислительной системы.

Цель изобретения — расширение функциональных возможностей устройства путем обеспечения управления распределением заданий территориально разнесенным группам процессоров с учетом наличия на узлах обработки необходимых данных для выполнения задания.

Поставленная цель достигается тем, что в устройство для управления распределенной вычислительной системой, содержащее блок управления, регистр сдвига, регистр номера задания, регистр номера запрашиваемого узла, регистры числа процессов, регистры маршрутов, первый и второй счетчики адресов, группу счетчиков занятых каналов, дешифратор узлов, блок памяти узлов, блок памяти маршрутов, регистры готовности, первую и вторую группы элементов ИЛИ, с первой по пятнадцатую группы элементов И, элемент ИЛИ вЂ” НЕ, первый элемент И, два элемента ИЛИ, элемент

НЕ, причем единичные выходы регистра сдвига подключены к первым входам элементов И первой группы и входам элемента ИЛИ-НЕ, выход которого соединен с первыми входами элементов И с второй по седьмую группы и входам конца распределения блока управления, вход числа необходимых процессоров которого соединен с информационным входом регистра сдвига и является входом числа необходимых процессоров устройства, выход управления сдигами блока управления подключен к входу управления сдвигом регистра сдвига, входы поразрядного сброса которого соединены с выходами элементов И первой группы и первыми входами элементов И восьмой группы, вторые входы которых подключены к прямым входам элементов И девятой группы, первым входам элементов И десятой группы, группе входов дешифратора узлов и первым входам элементов И одиннадцатой группы, вторые входы которых объединены и подключены к выходу записи маршрута блока управления, а третьи входы подключены к выходам элементов И двенадцатой группы, первые входы которых подключены к входам первого элемента И, выходу блока памяти маршрутов и первым входам элементов И тринадцатой группы, вторые входы которых соединены с выходами группы счетчиков занятых каналов, а выходы — соединены с входами первого элемента ИЛИ, выход которого соединен с входом отсутствия свободного маршрута блока управления и через элемент HE — с вторыми входами элементов И двенадцатой группы и с вхо5

55 дом наличия маршрута блока управления, вход окончания просмотра маршрутов которого соединен с выходом первого элемента ИЛИ, выходы элементов И восьмой группы подключены к входам регистров числа процессоров, выход приема блока управления соединен с первыми входами элементов И четырнадцатой и пятнадцатой групп, выходы которых соединены с. информационным входом регистра номера задания и информационным входом регистра номера запрашиваемого узла соответственно, выходы регистра номера задания регистров маршрута, регистра номера запрашиваемого узла, регистров числа процессоров соединены с вторыми входами элементов И с второй по седьмую группы, выходы которых являются группой выходов заголовка задания устройства, группа входов готовности каналов связи устройства соединена с информационными входами группы счетчиков занятых каналов, управляющие входы которых подключены к выходам элементов ИЛИ первой группы, входы которых подключены к выходам элементов И восьмой группы, выход регистра номера запрашиваемого узла соединен с информационным входом блока памяти узлов и информационным входом блока памяти маршрутов, первый адресный вход которого подключен к выходу первого счетчика адреса, вход установки которого соединен с выходом сброса маршрутов блока управления, выход просмотра маршрутов которого соединен с информационным входом первого счетчика адреса и вторым адресным входом блока памяти маршрутов, вход записи чтения которого соединен с выходом блока памяти узлов и входом дешифратора узлов, первый адресный вход блока памяти узлов соединен с выходом второго счетчика адреса, информационный вход которого соединен с вторым адресным входом блока памяти узлов и выходом просмотра узлов блока управления, вход сброса второго счетчика адреса соединен с выходом элемента ИЛИ вЂ” НЕ, вторые входы элементов И десятой группы объединены и подключены к выходу разрешения распределения блока управления, вход наличия свободных процессоров которого соединен с третьими входами элементов И десятой группы и инверсными входами элементов И пятнадцатой группы, выходы которых соединены с входами второго элемента

ИЛИ, выход которого соединен с входом отсутствия процессоров блока управления, выход данных блока управления соединен с выходом данных группы выходов заголовка задания устройства, вторые входы элементов И четырнадцатой группы являются группой входов номера задания устройства, информационные входы регистров готовности являются группой входов готовых процес1136159 соров устройства, выходы элементов И восьмой группы соединены с входами сброса регистров готовности, выходы счетчиков занятых каналов соединены с вторыми входами элементов И одиннадцатой группы, выход отказа блока управления является выходом отказа устройства, причем блок управления содержит схему сравнения, триггер пуска, генератор импульсов, триггер узлов, триггер маршрутов, триггер распределения, группу элементов И, шесть элементов ИЛИ, элементов НЕ, семь элементов И, выход первого элемента ИЛИ соединен с выходом сброса маршрутов блока, выход записи маршрута которого соединен с первым входом первого элемента ИЛИ, входом установки триггера распределения и выходом первого элемента И, первый вход которого соединен с входом наличия маршрута блока, вход окончания просмотра маршрутов которого соединен с вторым входом первого элемента ИЛИ, первым входом второго элемента ИЛИ, инверсным входом второго элемента И и первым входом третьего элемента ИЛИ, второй вход которого соединен с первым входом четвертого элемента ИЛИ, входом отсутствия процессоров блока и через элемент НŠ— с вторым входом перво- го элемента И и первым прямым входом второго элемента И, второй прямой вход которого соединен с входом отсутствия свободного маршрута блока, выход разрешения распределения которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с третьим входом первого элемента ИЛИ, вторым входом четвертого элемента И, первым входом пятого элемента ИЛИ, первым входом шестого элемента ИЛИ, первыми объединенными входами элементов И группы и входом конца распределения блока, выход просмотра узлов которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом четвертого элемента И, первым входом пятого элемента И и первым входом шестого элемента И, выход которого соединен с выходом сдвига блока, а второй вход соединен с выходом триггера распределения, вход сброса которого соединен с выходом четвертого элемента ИЛИ, четвертый вход первого элемента ИЛИ соединен с BTopbfM входом пятого элемента ИЛИ, выход которого соединен с входом сброса триггера узлов, выход которого соединен с вторым входом третьего элемента И, а вход установки — с выходом третьего элемента ИЛИ, третий вход которого соединен с прямым выходом схемы сранения и входом установки триггера пуска, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, вход сброса триггера пуска соединен с выходом шестого элемента ИЛИ, второй вход кото50

5

45 рого соединен с инверсным выходом схемы сравнения и входом отказа блока, первый и второй входы схемы сравнения соединены с входом числа необходимых процессоров и входом наличия свободных процессоров блока соответственно, выходы элементов И группы подключены к выходу данных блока, выход просмотра маршрутов которого соединен с выходом пятого элемента И, второй

Вход которого соединен с выходом триггера маршрутов, входы сброса установки которого соединены с выходом второго элемента ИЛИ и второго элемента И соответственно, введены группа регистров наличия данных, регистр необходимых данных, шестнадцатая и семнадцатая группы элементов

И, причем информационный вход регистра необходимых данных является входом требуемых данных устройства, а выход соединен с первыми входами элементов И шестнадцатой группы и входом требуемых данных блока управления, вход наличия данных которого соединен с выходами элементов И шестнадцатой группы, вторые входы которых соединены с выходами регистров наличия данных группы, информационные входы которых являются группой входов наличия данных устройства, выходы регистров готовности соединены с первыми входами элементов И семнадцатой группы, вторые входы которых соединены с выходом выбора узла блока управления, вход наличия свободных процессоров которого соединен с выходами элементов И семнадцатой группы, а блок управления дополнительно содержит группу узлов анализа, выходы которых объединены и являются выходом выбора узла блока, вход требуемых данных и вход наличия данных которого являются первым и вторым входами узлов анализа группы соответственно, а каждый блок анализа содержит группу сумматоров по модулю два, группу элементов НЕ и элемент И, выход которого является выходом блока анализа, выходы сумматоров по модулю два группы через элементы НЕ группы подключены к входам элемента И, первые и вторые входы сумматоров по модулю два являются первым и вторым входами блока анализа соответственно.

На фиг. 1 представлена структурная.схема устройства; на фиг. 2 — структурная схема блока управления; на фиг. 3 — функциональная схема регистра сдвига; на фиг. 4 — временные диаграммы, поясняющие работу блока управления.

Предлагаемое устройство содержит (фиг. 1 и 2) блок 1 управления, регистры 2 готовности, элемент ИЛИ вЂ” НЕ 3, регистр 4 сдвига, группу элементов И 5, группу элементов ИЛИ 6, группы элементов И 7 — 9, элемент ИЛИ 10, счетчик 11 адреса, блок

1136159

12 памяти узлов, дешифратор 13 узлов, счетчик 14 адреса, блок 15 памяти маршрутов, группу элементов И 16, счетчик 17 занятых каналов, элемент И 18, элемент

ИЛИ 19, группу элементов И 20, элемент

НЕ 21, группы элементов И 22 — 24, регистр 25 номера задания, регистр 26 номера запрашиваемого .узла, регистры . 27 числа процессоров, регистры 28 маршрутов, шесть групп элементов И 29, группу элементов

ИЛИ 30, первый вход 31 узла анализа, схему 32 сравнения, группу элементов И 33, элемент ИЛИ 34, триггер 35 пуска, элемент

И 36, генератор 37 импульсов, элементы

ИЛИ 38 и 39, триггер 40 узлов, элемент И

41, второй 42 вход узла анализа, элемент

И 43, триггер 44 маршрутов, элемент И 45, элементы ИЛИ 46 и 47, выход 48 блока анализа, элемент И 49, триггер 50 распределения, элемент И 51, элемент ИЛИ 52, элемент НЕ 53, входы 54 кода числа необходимых процессоров, входы 55 готовых процессоров, входы 56 готовности каналов связи, выходы 57 заголовка задания, входы 58 номера запрашивающего узлы, входы

59 номера задания, группа регистров 60 наличия данных, регистр 61 требуемых данных, группа элементов И 62, группа сумматоров 63 по модулю два, группа 64 элементов НЕ, элемент И 65, группа узлов 66 анализа, входы 67 наличия данных, группа элементов И 68, девятый выход 69 блока 1 управления, первый выход 70 отказа, первый вход 71, второй выход 72, второй вход

73, третий выход 74, четвертый выход 75, пятый выход 76, третий вход 77, шестой выход 78, седьмой выход 79, четвертый вход

80, пятый вход 81, шестой вход 82, восьмой выход 83, седьмой вход 84, восьмой вход 85, девятый вход 86, десятый выход 87, вход

88 требуемых данных.

На фиг. 3 изображены блок 1 управления, элемент ИЛИ вЂ” НЕ 3, регистр 4 сдвига, группа элементов И 5, группа элементов ИЛИ 6, вход 54 кода числа необходимых процессоров, второй выход 72, второй вход 73 и третий выход 74 блока 1 управления. Регистр 4 сдвига содержит (фиг. 3) группу элементов И 89, группу триггеров 90.

Предлагаемое устройство работает следующим образом.

Известно, что распределенные вычислительные системы (РВС) могут содержать и (и )1) узлов обработки данных, соединенных между собой Z линиями связи. Каждый j-й (j-Г,п) узел включает в свой состав m программно совместимых процессоров, позволяющих независимо друг от друга выполнять задания по обработке данных, а f-я (5-1,Z) линия связи состоит из Р (Р ) 1) каналов связи.

В таких РВС задания на обработку данных выдаются пользователями, размещенДля обращения к блоку 12 памяти узлов используется адрес, включающий поле

40 базы, которая задает номер i-ro массива и поле адреса, задающего номер числа в массиве. В блоке 15 памяти маршрутов хранится п массивов Z-разрядных чисел. Каждый 11-й массив содержит у11 чисел, соответствующих количеству маршрутов из i-ro в j -й узел. Маршруты могут быть упорядочены в каждом j-м массиве, например, в порядке возрастания их длины. Каждый

ij-й массив заканчивается ячейкой, содержащей единицы во всех разрядах для отделе50

5

10 !

35 ными на узлах обработки. Задания пользователей, располагаемых на 1-м узле, могут быть выполнены на j-м узле, если на этом узле имеется необходимое количество свободных процессоров и есть необходимые данные для выполнения заданий, или же на группе узлов обработки, если суммарное количество свободных процессоров на этой группе узлов больше либо равно количеству необходимых для выполнения заданий процессоров и на каждом узле имеются необходимые данные. Кроме того, должны быть свободные каналы связи, обеспечивающие передачу заданий на выбранные узлы.

В первую очередь для выполнения задания назначаются процессоры тех узлов, передача задания к которым потребует меньшего количества линий связи и промежуточных узлов коммутации. В исходном состоянии в

j-м (j-l,п) регистре 2 готовности хранятся данные о готовности к работе процессоров

1-го узла обработки. В регистрах 60 хранится информация о наличии данных того или иного типа на каждом узле обработки, причем если на узле есть данные нескольких типов, то в соответствующие разряды регистра данных записаны единицы, в противном случае нули, В f-M (1-1,Z) счетчике 17 записан код количества занятых каналов

Z-й линии связи.

Триггеры счетчиков 11 и 14 адресов и триггеры 35, 40, 44 и 50 находятся в нулевом состоянии.. В блоке 12 памяти узлов хранятся массивы г-разрядных чисел (г-logq и).

Любой массив содержит п ячеек, в каждой из которых записан код номера узла, на котором возможна обработка задания. Коды номеров узлов внутри i-го массива могут быть упорядочены, например, по удаленности от i-го узла обработки. ния одного массива от другого.

Для обращения к блоку 15 памяти маршрутов используется адрес, включающий поле ба