Устройство для тестового контроля цифровых блоков

Устройство для тестового контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее блок памяти, первая группа информационных выходов которого через блок элементов И соединена с первой группой информационных входов регистра тестов, вторая группа информационных входов которого соединена с второй группой информационных выходов блока памяти, группу п схем сравнения (где п - число выводов контролируемого блока), элементы И, отличающееся тем, что, с целью повышения быстродействия , оно содержит группу п коммутаторов признаков, группу п формирователей единичного сигнала, группу п формирователей нулевого сигнала, элемент запрета, причем каждый двунаправленный вывод контролируемого блока соединен с выходами соответствующего формирователя единичного и нулевого сигналов группы и первым входом соответствующей схемы сравнения группы, второй вход которой соединен с первым выходом соответствующего коммутатора признаков группь, четыре входа параметров контрольных сигналов каждого из которых соединены с группой выходов регистра тестов, тактовые входы п коммутаторов признаков группы соединены с первым тактовым входом устройства, первый и второй выходы каждого коммутатора признаков группы соединены Q входами соответствующих формирователей единичного и нулевого сигналов группы, выходы схем сравнения группы соединены с соотг; ветствующими входами первого элемента И, выход которого соединен с первым входом элемента запрета, второй вход и выход которого соединены соответственно с первым выходом второй группы информационных выходов блока памяти и первым входом второго элемента И, второй вход которого является вторым тактовым входом устройства , а выход соединен с блокирующим вхоО9 О) дом блока элементов И. О) со

СОЮЗ СОВЕТСКИХ

COI44AJlHCTVHECHHX

РЕСПУБЛИК

„„SU 1136169 А

4 G 06 F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTVM

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, ..., l

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ «@ I,." -, (21) 3571005/24-24 (22) 01.04,83 (46) 23.01.85. Бюл. № 3 (72) Н. М. Тимофеев и В. Л; Фатыхов (53) 681.3 (088.8) (56) .1. Авторское свидетельство СССР № 849217, кл. G 06 F 11/26, 1979.

2. Авторское свидетельство СССР № 656065, кл. G 06 F 11 32, 1977 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО

КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, со, держащее блок памяти, первая группа информационных выходов которого через блок элементов И соединена с первой группой информационных входов регистра тестов, вторая группа информационных входов которого соединена с второй группой информационных выходов блока памяти, группу п схем сравнения (где и — число выводов контролируемого блока), элементы И, отличающееся тем, что, с целью повышения быстродействия, оно содержит группу и коммутаторов признаков, группу п формирователей единичного сигнала, группу и формирователей нулевого сигнала, элемент запрета, причем каждый двунаправленный вывод контролируемого блока соединен с выходами соответствующего формирователя единичного и нулевого сигналов группы и первым входом соответствующей схемы сравнения группы, второй вход которой соединен с первым выходом соответствующего коммутатора признаков группы, четыре входа параметров контрольных сигналов каждого из которых соединены с группой выходов регистра тестов, тактовые входы п коммутаторов признаков группы соединены с первым тактовым входом устройства, первый и второй выходы каждого коммутатора признаков группы соединены с входами соответствующих формирователей единичного и нулевого сигналов группы, выходы схем сравнения группы соединены с соответствующими входами первого элемента

И, выход которого соединен с первым входом элемента запрета, второй вход и выход которого соединены соответственно с первым выходом второй группы информационных выходов блока памяти и первым входом второго элемента И, второй вход которого является вторым тактовым входом устройства, а выход соединен с блокирующим входом блока элементов И.

1136169

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля цифровых блоков квазиэлектронных АТС в условиях серийного производства с большой номенклатуррй цифровых блоков.

Известно устройство для контроля логических схем, содержащее блок ввода, регистр задания, блоки цифроаналоговых и аналого-цифровых преобразователей, блок сравнения, блок управления, блок индикации, блок эталонов, регистр маски и коммутатор {1) .

Недостатком устройства является недостаточное быстродействие.

Наиболее близким к предлагаемому по технической сущности является многоканальное устройство тестового контроля цифровых узлов ЭВМ, содержащее блок ввода, блок памяти, адресные выходы которого через блок передачи адреса соединены с регистром теста, блок индикации, генератор тактовых импульсов, одним выходом соединенный через элемент И с входом счетчика адреса, а другим выходом— с блоком приема-передачи и через второй элемент И со стробирующим входом блока передачи адреса, выход счетчика адреса соединен с адресными входами блока памяти {2).

Недостатком известного устройства является наличие коммутационных полей, неуправляемых запоминающим устройством, что создает трудности в перепрограммировании, снижает быстродействие.

Цель изобретения. — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти, первая группа информационных выходов которого через блок элементов И соединена с первой группой информационных входов регистра тестов, вторая группа информационных входов которого соединена с второй группой информационных выходов блока памяти, группу и схем сравнения (где п — число выводов контролируемого блока), элементы И, введены группа и коммутаторов признаков, группа и формирователей единичного сигнала, группа п формирователей нулевого сигнала, элемент запрета, причем каждый двунаправленный вывод контролируемого блока соединен с выходами соответствующего формирователя единичного и нулевого сигналов группы и первым входом соответствующей схемы сравнения группы, второй вход которой соединен с первым выходом соответствующего коммутатора признаков группы, четыре входа параметров контрольных сигналов каждого из которых соединены с группой выходов регистра тестов, тактовые входы п коммутаторов признаков группы соединены с первым тактовым входом устройства, первый

Зо

55 и второй выходы каждого коммутатора признаков группы соединены с входами соответствующих формирователей единичного и нулевого сигналов группы, выходы схем сравнения группы соединены с соответствующими входами первого элемента И, выход которого соединен с первым входом элемента запрета, второй вход и выход которого соединены соответственно с первым выходом второй группы информационных выходов блока памяти и первым входом второго элемента И, второй вход которого является вторым тактовым входом устройства, а выход соединен с блокирующим входом блока элементов И.

На фиг. 1 показана блок-схема многоканального устройства тестового контроля цифровых блоков КЭ АТС; на фиг. 2 — временная диаграмма работы устройства; на фиг. 3 — блок-схема алгоритма контроля.

Устройство содержит контролируемый блок 1, блок 2 ввода, блок 3 памяти, счетчик 4 адреса, регистр 5 тестов, блок 6 элементов И, группу п схем 7 сравнения, блок

8 приема-передачи, первый элемент И 9, элемент 10 запрета, второй элемент И 11, генератор 12 тактовых импульсов, элемент

И 13, группу коммутаторов 14 признаков, группу формирователей 15 единичного сигнала, группу формирователей 16 нулевого сигнала и блок 17 индикации.

Устройство работает следующим образом.

Ввод программы испытания контролируемого блока 1 производится с блока 2 ввода в блок 3. Подключается контролируемый блок 1 и после команды «Пуск», формируемой в блоке 2 ввода., счетчик 4 адреса, элемент 10 запрета и регистр 5 тестов устанавливаются в исходное состояние. Счетчик 4 адреса управляет работой блока 3, который выдает код адреса контакта проверяемого блока в блок 6 элементов И и код испытаний, которые записываются в ячейки регистра 5 тестов. Код испытания определяет вид измерения и входного воздействия, задает режим работы данного контакта контролируемого блока 1. После начальной установки регистра 5 тестов в ячейках регистра записан код исходного состояния. Все формирователи 15 и 16 закрыты и имеют состояние высокого импеданса.

Проверка блоков производится по программе контроля, хранящейся в блоке 3 и представляющей собой следующую последовательность слов, содержащих код команды и номера контакта.

1-я часть представляет собой программу начальной установки режимов испытываемого блока. В ячейки регистра 5 тестов соответственно входам испытываемого блока подается из блока 3 код команд воздействия.

При этом открываются формирователи 15

1136169 или 16., обеспечивающие необходимые потенциалы логической «1» или логического «0» на входных контактах контролируемого блока, а на вход схемы 7 сравнения C коммутатора 14 поступает признак контроля заданного уровня. Элемент 10 запрета при этом отключен. В ячейки регистра 5 тестов, соответствующие выходам контролируемого блока 1, записываются коды команд контроля, при этом выходные формирователи 15 и 16 остаются в закрытом состязании, На входы схем ? сравнения поступает признак контроля логического состояния коммутатора 14. По заднему фронту признака выхода,поступающего с первого выхода блока 3, в элементе. 1О запрета возбуждается триггер, разрешающий работу элемента запрета при наличии единичного потенциала на первом выходе блока 3.

Далее следует программа контроля

2-я часть программы. При этом на выходе блока 3 в такте ta появляется слово из следующей ячейки блока 3, содержащее информацию об изменении состояния на одном из входов проверяемого блока. Единичный уровень с первого выхода блока 3 разрешает работу элемента запрета и запись об изменении содержания ячейки регистра.

5 тестов, т.е. воздействия на вход контролнруемого блока, поступит по переднему фронту следующего импульса в такте tq через элемент И 11 и блок 6 элементов И, если на всех контактах проверяемого блока логические уровни будут соответствовать записанным в ячейках регистра 5 тестов. (В противном случае на выходе элемента запрета появляется нулевой потенциал, запрещающий прохождение такта tz на запись информации в регистр 5 тестов и через элемент И 13 на продвижение счетчика

4 адреса). Затем в ячейки регистра 5 тес- if тов, соответствующие выходам контролируемого блока, заносится информация о происшедших изменениях выходных сигналов.

f5

На блок индикации выводится информация о ходе проверки: шаг проверки в случае неисправности, номера контактов, где нет соответствия измеряемых сигналов программе.

Предлагаемая система управления процессом контроля повышает быстродействие устройства, исключает ручные переключения в ходе контроля и при переыаладке повышает достоверность контроля, поскольку входные воздействия и выходные сигналы контролируются по всем каналам одновременно.

1136169

Запись

cm1Ю1 гт И1 имрйа И (й.ас zpppnw иир. Йа 2

Я

Йп. pez. аесло

Йа.pez. йа. и (pz.и.

aanpemp) mezz йкcg.ëùeem

Фиг.2 иы

ыю

ФигЗ

Редактор Т. Кугрышева

Заказ 10151 37

Составитель И. Хазова

Техред И. Верес Корректор А. Зимокосов

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и оч крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП сПатент», г. Ужгород, ул. Проектная, 4