Устройство для сопряжения памяти с процессором

Устройство для сопряжения памяти с процессором

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее входной коммутатор, два блока памяти, два селектора выходной информации памяти, входной регистр., два селектора адреса памяти, два регистра адреса памяти , блок коррекции первого операнда, блок ррекции второго операнда, блок обнаружения конфликтов, регистр первого операнда , регистр второго операнда, регистр восстановления операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора является первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановления операнда, с выходом регистра второго операнда и явл-яется информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещения операций устройства соединен с управляющим входом входного коммутатора и с входом записи-чтения входного регистра, информационный вход которого соединен с выходом входного коммутатора , выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещения устройства соединены соответственно с первыми, вторыми и третьими информационными входами первого и второго селекторов адреса памяти , четвертые информационные входы которых соединены с первым информационным входом блока обнаружения конфликтов и с четвертым адресным входом уровней совмещения устройства, выходы первого и второго селекторов адреса памяти соединены соответственно с информационными входами первого и второго регистров адреса памяти, выход первого регистра памяти соединен с управляющим в.ходом первого селектора выходной информации памяти , адресным входом первого блока памяти и с вторым информационным входом блока обнаружения конфликтов, третий информационный вход которого соединен с i выходом второго регистра адреса памяти, с адресным входом второго блока памяти и с (О управляющим входом второго селектора выходной информации памяти, выходы первого и второго блоков памяти соединены соответственно с информационными входами первого и второго селекторов выходной информации памяти, группы управляющих входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй групсо пами выходов блока обнаружения конфликО5 тов, выходы блока коррекции второго операнда и блока коррекции первого операйда соединены соответственно с информацион ными входами регистра второго операнда О) и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановления операнда и является информационным выходом первого операнда устройства, первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановления операнда соединена с второй группой ин

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(50 G 06 F 1300

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3510533/24-24 (22) 10.11.82 (46) 23.01.85. Бюл. № 3 (72) А. И. Никитин (53) 681.325 (088.8) (56) 1. Электронная вычислительная машина ЕС 1045. М., «Финансы и статистика», 1981, с. 27 — 29.

2. Техническое описание процессора

ЕС2060. Ц53.057.006 ТО, Т02, 1977.

3. Патент США № 3651476, кл. 340-172,5, 1972 (прототип) . (54) (57) 1. УСТРОЛСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее входной коммутатор, два блока памяти, два селектора выходной информации памяти, входной регистр, два селектора адреса памяти, два регистра адреса памяти, блок коррекции первого операнда, блок

Коррекции второго операнда, блок обнаружения конфликтов, регистр первого операнда, регистр второго операнда, регистр восстановления операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора является первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановления операнда, с выходом регистра второго операнда и является информационным выходом второго операнда устройства, первый вход микрокоманд уров- ней совмещения операций устройства соединен с управляющим входом входного коммутатора и с входом записи-чтения входного регистра, информационный вход которого соединен с выходом входного коммутатора, выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещения устройства соединены соответственно с первыми, вто„80, 11 6176 А рыми и третьими информационными входами первого и второго селекторов адреса памяти, четвертые информационные входы которых соединены с первым и нфор ма пионным входом блока обнаружения конфликтов и с четвертым адресным входом уровней совмещения устройства, выходы первого и второго селекторов адреса памяти соединены соответственно с информ а пионными входами первого и второго регистров адреса памяти, выход первого регистра памяти соединен с управляющим входом первого селектора выходной информации памяти, адресным входом первого блока памяти и с вторым информационным входом блока обнаружения конфликтов, третий информационный вход которого соеди нец с выходом второго регистра адреса памяти, с адресным входом второго блока памяти и с управляющим входом второго селектора выходной информации памяти, выходы первого и второго блоков памяти соединены со- % ответственно с информационными входами йервого и второго селекторов выходной информации памяти, группы управляющих входов блока коррекции первого операнда и блока коррекции второго операнда соедиlasaL иены соответственно с первой и второи группами выходов блока обнаружения конфлнк- СА2 тов, выходы блока коррекции второго опе- ф;1, ранда и блока коррекции первого операйда соединены соответственно с информационными входами регистра второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановления операнда и является информационным выходом первого операнда устройства, первый, второй ф и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восста новления операнда соединена с второй группой ин1136176 формационных входов первого селектора входной информации устройства, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит два регистра выходной информации, второй селектор входной информации устройства, сумматор, формирователь маркера второго операнда, два селектора входной информации памяти и селектор микрокоманд-, причем второй, третий и четвертый входы микрокоманд уровней совмещения операций устройства соединены соответственно с первым, вторым и третьим информационными входами селектора микрокоманд, первый выход которого соединен с управляющими входами первого селектора адреса памяти и первого селектора входной информации памяти и с входами записи-чтения первого блока памяти и первого регистра выходной информации, второй выход селектора микрокоманд соединен с управляющими входами второго селектора входной информации памяти, второго селектора адреса памяти, с вторым управляющим входом блока обнаружения конфликтов и с входами записичтения второго блока памяти и второго регистра выходной информации, информационный вход которого соединен с выходом селектора выходной информации памяти, первый и второй информационные входы первой группы устройства соединены соответ ственно с первыми информационными входами первого и второго селекторов входной информации памяти, вторые информационные входы которых соединены с выходом входного регистра, третьи информационные входы первого и второго селекторов входной информации памяти соединены с вторым входом блока коррекции второго операнда и с выходом второго селектора входной информации устройства, информационный вход которого соединен с выходом первого селектора входной информации устройства, выходы первого и второго селекторов входной информации памяти соединены соответственно с информационными входами первого и второго блоков памяти, третий выход селектора микрокоманд соединен с управляющим входом первого селектора входной информации устройства, с первыми входами сумматора и формирователя маркера второго операнда, с входом чтения-записи регистра первого операнда, первый информационный вход первой группы устройства соединен с вторыми входами сумматора и формирователя маркера второго операнда, выходы которых соединены соответственно с управляющим входом второго селектора входной информации устройства и с входом чтения-записи регистра второго операнда, выходы первого регистра выходной информации соединены с информационными входами третьей группы первого селектора входной информации устройства и являются информационными выходами группы устройства, выход второго регистра выходной информации соединен с вторым входом блока коррекции первого операнда и является информационным выходом группы устройства.

2. Устройство по п. 1, отличающееся тем, что блок обнаружения конфликтов содержит два регистра адресов чтения операнда, две схемы сравнения адресов, две схемы сравнения младшего разряда адресов, восемь элементов И и четыре элемента ИЛИ, причем третий и второй информационные входы блока соединены соответственно с информационными входами первого и второго регистров адресов чтения операнда, выходы старших разрядов адресов операнда которых соединены соответственно с первыми входами первой и второй схем сравнения адресов, выходы младшего разряда адресов операнда первого и второго регистров адресов чтения операнда соединены соответственно с первыми входами первой и второй схем сравнения младшего разряда адресов, вторые входы которых соединены с первыми входами первого и второго элементов И, с вторыми входами первой и второй схем сравнения младшего разряда адресов и являются первым информационным входом блока, управляющий вход блока соединен с первыми входами третьего, четвертого, пятого и шестого элементов И, вторые входы первого, третьего и четвертого элементов И соединены с первым входом седьмого элемента И и с выходом первой схемы сравнения адресов, вторые входы второго, пятого и шестого элементов И соединены с первым входом восьмого элемента И и с выходом второй схемы сравнения адресов, выходы первой и второй схем сравнения младшего разряда адресов соединены соответственно с вторыми входами седьмого и восьмого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ и выход первой схемы сравнения младшего разряда адресов образуют первую группу выходов блока, выходы второго и пятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ и выход второй схемы управления младшего разряда адресов образуют вторую группу выходов блока.

3. Устройство по п. 1, отличающееся тем, что каждый из блоков коррекции первого

113617б

25 операнда и коррекции второго операнда содержит три элемента НЕ, восемь элементов И и четыре. элемента ИЛИ, причем первый вход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И, управляющий вход блока соединен с входами первого, второго и третьего элементов НЕ и с вторыми входами первого и третьего элементов И и с первыми входами пятого и шестого элементов И, выход первого элемента НЕ соединен с вторыми входами второго и четвертого элементов И, выход второго элемента HE соединен с первым входом седьмого элемента И, выход третьего элемента НЕ соединен с первым входом восьмого элемента И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторйм входом

Изобретение относится к вычислительной технике и предназначено для работы в центральном процессоре быстродействующих ЭВМ с п уровнями совмещения выполнения команд (и — конечное число уровней совмещения выполнения команд) .

Известно устройство сопряжения местной (локальной) памяти с процессором для хранения данных процессора и блока восстановления и диагностики, которое содержит схемы информационного тракта, схемы раздельной адресации для режимов чтения и записи, схемы управления и накопитель (1).

Недостатком устройства является его относительно низкое быстродействие, так как в одном машинном такте оно позволяет либо считать одно слово, либо записать одно слово, хотя операции чтения и записи могут быть заданы одновременно.

В процессорах большой производительности (2) местная память применяется . только для хранения регистров общего назначения (РОН) и регистров плавающей точки (РПЛ), причем построена она íà оперативных регистрах с целью быстрого считывания сразу двух исходных операндов, что требует двух независимых схем обращения к этой памяти и занимает большое количество оборудования.

Информация промежуточных результатов, информация для восстановления по шестого элемента И, второй вход блока соединен с вторыми входами седьмого и восьмого элементов И, выходы пятого и седьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход блока образован выходами третьего и четвертого элементов ИЛИ.

4. Устройство по п. 1, отличающееся тем, что формирователь маркера второго операнда содержит память констант маркера и селектор выходной информации, / причем управляющий вход селектора выходной информации соединен с входом чтения памяти констант маркера и является первым входом формирователя, выход памяти констант маркера соединен с информационным входом селектора выходной информации, выход которого является выходом формирователя. сбою хранится также на оперативных регистрах, причем требуются свои, собственные пути доступа этой информации к устройству оперативной памяти и арифметическому устройству. Это также усложняет и увеличивает аппаратуру процессора.

Наиболее близким к предлагаемому по технической сущности является устройство, 10 содержащее входной коммутатор, два блока памяти, два селектора выходной информации памяти, входной регистр, два селектора адреса памяти, два регистра адреса памяти, блок коррекции первого операнда, блок коррекции второго операнда, блок обнаружения конфликтов, регистр первого операнда, регистр второго операнда, регистр восстановления операнда и первый селектор

° входной информации. устройства, причем первый информационный вход входного коммутатора является первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановления операнда, с выходом регистра второго операнда и является информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещения операций устройства соединен с управляющим входом входного коммутатора и с входом записи-чтения входного регистра, информационный вход которого соединен с выходом входного ком1136176 мутатора, выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещения устройства соединены соответственно с первым и, вторыми и третьими информационными входами первого и второго селекторов адреса памяти, четвертые информационные входы которых соединены с первым информационным входом блока обнаружения конфликтов и с четвертым адресным входом уровней совмещения устройства, выходы первого и второго селекторов адреса памяти соединены соответственно с информационными входами первого и второго регистров адреса памяти, выход первого регистра адреса памяти соединен с. управляющим входом первого селектора выходной информации памяти, адресным входом первого блока памяти и с вторым информационным входом блока обнаружения конфликтов, третий информационный вход которого соединен с выходом второго регистра адреса памяти, с адресным входом второго блока памяти и с управляющим входом второго селектора выходной информации памяти, выходы первого и второго блоков памяти соединены соответственно с информационными входами первого и второго селектороВ выходной информации памяти, группы управляющих входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй группами выходов блока обнаружения конфликтов, выходы блока коррекции второго операнда и блока коррекции первого операнда соединены соответственно с информационными входами регистров второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановления операнда и является информационным выходом первого операнда устройства, первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановления операнда соединена с второй группой информационных входов первого селектора входной информации устройства (3).

Устройство позволяет в одном машинном цикле считать два различных слова, однако запись результата ведется всегда по одинаковому адресу в обе памяти одновременно.

Недостатком известного устройства является то, что в обе памяти возможна запись только одинакового содержания, не предусмотрена возможность сохранения в этой памяти информации восстановления

55

10 !

45 для нескольких команд, выполняющихся с совмещением, управление памяти возможно только от одной микрокоманды, отсутствует возможность формирования операнда в случае нецелочисленной границы его расположения в оперативной памяти, нет возможности считывания и модификации операнда в местной памяти путем сдвига в одном и том же машинном цикле, что в итоге снижает быстродействие процессора и приводит к недоиспользованию имеющегося объема местной памяти.

Целью изобретения является увеличение быстродействия устройства по записичтению данных в местной памяти процессора с несколькими уровнями совмещения.

Поставленная цель достигается тем, что в устройство для сопряжения памяти с процессором, содержащее входной коммутатор, два блока памяти, два селектора выходной информации памяти, входной регистр, два селектора адреса памяти, два регистра адреса памяти, блок коррекции первого операнда, блок коррекции второго операнда, блок обнаружения конфликтов, регистр первого операнда, регистр второго операнда, регистр восстановления операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора является первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановления операнда, с выходом регистра второго операнда и является информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещения операций устройства соединен с управляющим входом входного коммутатора и с входом записи-чтения входного регистра, информационный вход которого соединен с выходом входного коммутатора, выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещения устройства соединены соответственно с первыми, вторыми ° и третьими информационными входами первого и второго селекторов адреса памяти, четвертые информационные входы которых соединены с первым информационным входом блока обнаружения конфликтов и с четвертым адресным входом уровней совмещения устройства, выходы первого и второго селекторов адреса памяти соединены соответственно с информационными входами первого и второго регистров адреса памяти, выход первого регистра адреса памяти соединен с управляющим входом первого селектора выходной информации памяти, адресным входом первого блока памяти и с вторым информационным входом блока обнаруже1136176

S ния конфликтов, третий информационный вход которого соединен с выходом второго регистра адреса памяти, с адресным входом блока памяти и с управляющим входом второго селектора выходной информации памяти, выходы первого и второго блоков памяти соединены соответственно с информационными входами первого и второго селекторов выходной информации памяти, группы управляюших входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй группами выходов блока обнаружения конфликтов, выходы блока коррекции второго операнда и блока коррекции первого операнда соединены соответственно с информационными входами регистра второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановления операнда и является информационным выходом первого операнда устройства, первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановления операнда соединена с второй группой информационных входов первого селектора входной и нформации устройства, введены дополнительно два регистра выходной информации, второй селектор входной информации устройства, сумматор, формирователь маркера второго операнда, два селектора входной информации памяти и селектор микрокоманд, причем второй, третий и четвертый входы микрокоманд уровней совмещения операций устройства соединены соответственно . с первым, вторым и третьим информационными входами селектора микрокоманд, первый выход которого соединен с управляющими входами первого селектора адреса памяти и первого селектора входной информации памяти и с входами записи-чтения первого блока памяти и первого регистра выходной информации, второй выход селектора микрокоманд соединен с управляюшими входами второго селектора входной информации памяти, второго селектора адреса памяти, с вторым управляющим входом блока обнаружения конфликтов и с входами записи-чтения второго блока памяти и второго регистра выходной информации, информационный вход которого соединен с выходом второго селектора выходной информации памяти, первый и второй информационные входы первой группы устройства соединены соответственно с первыми информационными входами первого и второго селекторов входной информации памяти, вторые информационные. входы которых соединены с выходом входного регистра, третьи информационные входы первого и второго селекторов входной информации памяти соединены с вторым входом блока коррекции второго операнда и с выходом второго селектора входной информации устройства, информационный вход которого соединен с выходом первого селектора входной информации устройства, выходы первого и второго селекторов входной информации памяти соединены соответственно с информационными входами первого и второго блоков памяти, третий выход селектора микрокоманд соединен с управляюшим входом первого селектора входной информации устройства, с первыми входами сумматора и формирователя маркера второго операнда, с входом чтения-записи регистра первого операнда, первый информационный вход первой группы устройства соединен с вторыми входами сумматора и формирователя маркера второго операнда, выходы которых соединены соответственно с управляющим входом второго селектора входной информации устройства и с входом чтения-записи регистра второго операнда, выходы первого регистра выходной информации соединены с информационными входами третьей группы первого селектора входной информации устройства и являются информационными выходами группы устройства, выход второго регистра выходной информации соединен с вторым входом блока коррекции первого операнда и является информационным выходом группы устройства.

Блок обнаружения конфликтов содержит два регистра адресов чтения операнда, две схемы сравнения адресов, две схемы сравнения младшего разряда адресов, восемь элементов И и четыре элемента ИЛИ, причем третий и второй информационные входы блока соединены соответственно с информационными входами первого и второго регистров адресов чтения операнда, выходы старших разрядов адресов операнда которых соединены соответственно с первыми входами первой и второй схем сравнения адресов, выходы младшего разряда адресов операнда первого и второго регистров адресов чтения операнда соединены соответственно с первыми входами первой и второй схем сравнения младшего разряда адресов, вторые входы которых соединены с первыми входами первого и второго элементов И, с вторыми входами первой и второй схем сравнения младшего разряда адресов и является первым информационным входом блока, управляющий вход блока соединен с первыми входами третьего, четвертого. пятого и шестого элементов И, вторые входы первого, третьего и четвертого элементов И соединены с первым входом седьмого элемента И и с выходом первой схемы сравнения адресов, вторые входы второго, пятого и шестого элементов И соединены с первым входом восьмого элемента И и с выходом

1136176

55 второй схемы сравнения адресов, выходы первой и второй схем сравнения младшего разряда адресов соединены соответственно с вторыми входами седьмого и восьмого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента

ИЛИ, выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента

ИЛИ, выходы первого и второго элементов

ИЛИ и выход первой схемы сравнения младшего разряда адресов образуют первую группу выходов блока, выходы второго и пятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ и выход второй схемы управления младшего разряда адресов образуют вторую группу выходов блока.

Каждый из блоков коррекции первого операнда и коррекции второго операнда содержит три элемента НЕ, восемь элементов

И и четыре элемента ИЛИ, причем первый вход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И, управляющий вход блока соединен с входами первого, второго и третьего элементов НЕ и с вторыми входами первого и третьего элементов И и с первыми входами пятого и шестого элементов И, выход первого элемента HE соединен с вторыми входами второго и четвертого элементов И, выход второго элемента НЕ соединен с первым входом седьмого элемента И, выход третьего элемента HE соединен с первым входом восьмого элемента И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, второй вход блока соединен с вторыми входами седьмого и восьмого элементов И, выходы пятого и седьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход блока образован выходами третьего и четвертого элементов ИЛИ.

Формирователь маркера второго операн;lа содержит память констант маркера и селектор выходной информации, причем управ I5IKIIIIèé вход селектора выходной информ;Ili:I:I соединен с входом чтения памяти

40 констант маркера и является первым входом формирователя, выход памяти констант маркера соединен с информационным входом селектора выходной информации, выход которого является выходом формирователя.

Устройство предназначено для приема, хранения, модификации и выдачи (в процессе выполнения команд с совмещением опе раций) значений РОН, РПЛ, копий управляющих регистров (УР), копий префикса, копий исходных ССП (слово состояния программы) и ССИ (слово состояния инструкции) для каждой из одновременно выполняющихся команд, исходных операндов в командах плавающей точки с повышенной точностью, исходных операндов в командах десятичной арифметики, начальных, текущих и конечных адресов операндов в командах SS-формата, различных констант, начальных адресов таблиц сегментов для

15 задач, идентификатора процессора. Устройство воспринимает для буферного хранения состояние всех основных регистров процессора и информацию оперативной памяти и выдает исходные данные, операнды в операционные устройства через регистры первого и второго операндов длиной 8 байт.

Выходы регистра второго операнда являются основной внутренней загрузочной информационной магистралью процессора, через которую осуществляется выдача информации в оперативную память, а также загрузка всех оперативных регистров процессора (регистра ССП, регистра префикса, регистров управления, блока таймеров и т. и.).

На фиг. 1 представлена структурная схема устройства сопряжения местной памятИ с процессором; на фиг. 2 — структурная схема блока обнаружения конфликтов устройства; на фиг. 3 — структу.рная схема блока корреции первого операнда (структурная схема блока коррекции второго операнда идентична); на фиг. 4 — структурная схема формирователя маркера второго операнда устройства; на фиг. 5 — временная диаграмма совмещенного выполнения команд.

Устройство сопряжения местной памяти с процессором содержит блоки 1 и 2 памяти (собственно местная память, каждый блок которой в частном случае имеет 64 строки по 8 байт), селекторы 3 и 4 входной информации памяти, два селектора 5 и 6 выходной информации памяти, регистры 7 и 8 выходной информации памяти, селекторы

9 и 10 адресов памяти, регистры 11 и 12 адресов памяти, селектор 13 входной информации устройства, второй селектор 14 входной информации, блоки 15 и 16 коррекции второго и первого операндов, регистры 17 и 18 второго и первого операндов, 1136176

10 первый вход 19 блоков 15 и 16 коррекции выход 20 блока коррекции первого операнда, селектор 21 микрокоманд (и схемных приказов) уровней совмещения, сумматор

22 (кода сдвига), входной коммутатор 23 (для приема результата операционного устройства), входной регистр 25 восстановления операнда, формирователь 26 маркера второго операнда, блок 27 обнаружения конфликтов, первый информационный вход

28 устройства, вход 28 слова состояния инструкции, вход 28m слова состояния программы, вход 28з оперативной памяти, первый информационный выход 29 устройства, выход 29 регистра гервого операнда, выход 29 регистра второго операнда, второй информационный выход 30 устройства, выход 30 регистра выходной информации первого блока памяти, выход 30г регистра выходной информации второго блока памяти, выходы 31 и 32 блока обнаружения конфликтов, вход 33 микрокоманд п уровней совмещения устройства (соответственно для п=4 33 — 33 ), адресный вход 34 уровней совмещения устройства (соответственно для п=4 34 — 34 ), второй инфор.мационный вход 35 устройства, информационные входы 36 и 37 блока обнаружения. конфликтов, выходы 38 — 40 селектора микрокоманд.

Блок 27 обнаружения конфликтов (фиг. 2) содержит регистры 41 адресов чтения операндов, схемы 42 сравнения E0 — 5) р адресов, схемы 43 сравнения младшего разряда адресов, восемь элементов И 44, четыре элемента ИЛИ 45, выходы 31 — 31з — трехразрядный код управления блоком 15 второго операнда, выходы 32i †3 — трехразрядный код управления блоком 16 первого операнда.

Блок 16 коррекции первого операнда (фиг. 3) содержит три элемента НЕ 46, восемь элементов И 47, четыре элемента

ИЛИ 48, входы 19 и 19@ — соответственно вход старших и вход младших 4-х байтов блоков 15 и 16 коррекции 30 .< и 30 .а — выходы старших и младших 4-х байтов информации регистра 8.

Формирователь 26 маркера второго операнда (фиг. 4) содержит память 49 констант маркера и селектор 50 выходной информации.

Для дальнейшего рассмотрения работы устройства примем, что каждый из блоков

1 и 2 памяти разбит на 8 фиксированных зон, по 8 строк длиной в двойное слово в каждой зоне. Зоны блока 1 памяти могут быть следующие:

1 — зона хранения ССИ; занимает 4 строки для случая совмещения

4-х команд, остальные строки свободны;

20

2 — зона хранения РОН; в каждой строке хранятся два РОН; четный и нечетный, каждый длиной по

4 байт;

3 — зона хранения РПЛ; заняты 4 строки для хранения РПЛ, остальные 4 строки свободны;

4 — зона хранений копий УР; в каждой строке хранятся два УР: четный и нечетный;

5 — рабочая зона 1 для хранения промежуточных результатов, начальных, конечных, текущих адресов операндов в командах SS-формата;

6 — рабочая зона 2 для хранения исходных операндов в командах расширенной точности и десятичной арифметики и копии префикса;

7 и 8 — две зоны для хранения идентификатора процесса и констант, используемых в процессе выполнения команд и микропрограмм.

Зоны блока 2 памяти могут быть следующими:

1 — зона хранения исходных ССП теку25 щих команд; занимает 4 строки для хранения ССП 4-х команд, выполняющихся совмещенно;

2 — зона РОН; дублирует идентичную зону в блоке 1 памяти:

3 — зона РПЛ: дублирует идентичную зону в блоке 1 памяти.

4 — зона хранения начальных адресов таблиц сегментов нескольких задач; в каждой строке хранятся значения 4-х байтных УР для двух задач (управляющий регистр 1 содержит код адреса начала таблицы сегментов и код длины таблицы сегментов).

Данная зона заполняется и проверяется при каждом выполнении команды загрузки управления.

40 5 — 8 — зоны, дублирующие идентичные зоны блока 1 памяти.

Рассмотрим работу устройства в процессоре с четырьмя уровнями совмещения команд на примере выполнения команд формата RX.

Предположим, что цикл обращения блоков памяти равен половине машинного такта (цикла) и, следовательно, в одном такте возможны два обращения к местной памяти.

Пусть временная диаграмма совмещенного выполнения команд такова, как показано на фиг. 5. Примем, что такт Т выполняется на первом уровне совмещения, такты Т, Тз — на 2-м уровне, Т, Т на 3-м уровне и Т, Т вЂ” на 4-м уровне.

Ti — такт выработки команды, в первом полутакте которого ведется запись исходного ССП текущей команды в очередную строку зоны ССП бло1136!76

20 ка 2 памяти под управлением схемного приказа (сигнала, вырабатываемого в каждой команде в начале такта Т );

Т вЂ” такт модификации адреса второго операнда, в первом полутакте которого ведется считывание из блока

1 и 2 памяти на регистры 7 и 8 значений индекса и базы по адресам индекса и. базы, указанным в соответствующих полях команды первого уровня совмещения, под управлением схемного приказа такта Т ка ждрй команды;

Тз — такт трансляции адреса, в первом полутакте которого ведется запись информации ССП в i-ю строку зо