Устройство центрального управления процессора

Устройство центрального управления процессора

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ЦЕНТРАЛЬНОГО УПРАВЛЕНИЯ ПРОЦЕССОРА, содержащее блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого , второго и третьего уровней и селекторы первого и второго слагаемых , выходы которых соединены с пер-вым и вторым входами сумматора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной памяти, блока трансляции адреса и селектора первого слагаемого, первый информационньй вход которого соединен с первым информационным входом селектора второго слагаемого и с выходом информации базы и индекса блока локальной памяти, первый информационный вход которого подключен к первому входу управляющей информации устройства и информационному входу блока буферизации команд, а второй информационный вход - к второму входу управляющей информации устройства, первый информационныйВЫХОД блока локально памяти подключен к первому выходу управляющей информации устройства, а второй информационный выход - к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса , информационному входу сегектора первого слагаемого, выходы микроприказов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации команд, селекторов первого и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвления - с соответствующими выход-ами признаков ветвления блока буферизации команд, сзжматора адреса и блоСО ка трансляции адреса, выход абсоф лютного адреса которого соединен с соответствующими входами абсолют J ного адреса блока локальной памяти и блока буферизации команд, выходы регистров командной информации, первого, второго и третьего уровней соединены с соответствующими инАормационными входами блока микропрограм много з правления и чресными входами локальной памяти, вход адреса кo aнды которого соединен с входом команды селектора первого слагаемого и выходом адреса команды блока счетчиков; первый информационный которого соединен с выходом регистра командной информации первого уров

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4 (51) 0 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

СПИСАНИЕ ИЗОБРЕТЕНИЯ, К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3600197/24-24 (22) 01.06 ° 83

,(46) 23.01.85. Бюл. ¹ 3 (72) А.И. Никитин, Л.С.Зак, И.П. Цуканов, К.И. Мегель, А.Б. Засоко, Н.М. Маликова, Л.Г. Нестерова и Н,А. Игнаткин (53) 681.325(088.8) (56) 1. Connors ИЛ. Florkonski I.Н.,„

Patton S.Ê. The IBM 3033 an inside

look, Datamation, May, 1979, р.198218.

2. Ц53.057.006TÎ. Процессор EC

2060. Техническое описание. 1981 (прототип). (54) (57) 1. УСТРОЙСТВО ЦЕНТРАЛЬНОГО

УПРАВЛЕНИЯ ПРОЦЕССОРА, содержащее блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого, второго и третьего уровней и селекторы первого и второго слагаемых, выходы которых соединены с пер.вым и вторыМ входами сумматора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной памяти, блока трансляции адреса и селектора первого слагаемого, первый информационный вход которого соединен с первым информационным входом селектора второго слагаемого и с выходом информации базы и индекса блока локальной памяти, первый информационный вход которого подключен к первому входу управляющей информации устройства и информационному входу блока буферизации команд, а второй

„„SU,;„1136177 А информационный вход — к второму входу управляющей информации устройства, первый информационный выход блока локальной памяти подключен к первому выходу управляющей информации устройства, а второй информационный выход — к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса, информационному входу се."ектора первого слагаемого, выходы микроприказов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации команд, селекторов первого I и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвле- O ния — с соответствукицими выходами признаков ветвления блока буферизации команд, сумматора адреса и бло-. ка трансляции адреса, выход абсо- С4 лютного адреса которого соединен фЪ с соответствующими входами абсолютного адреса блока локальной памяти и блока буферизации команд, вы- а ф ходы регистров командной информации., первого, второго и третьего уровней соединены с соответствующими информационными входами блока микропрограм много управления и пресными входами ф» локальной памяти, вход адреса команды которого соединен с входом команды селектора первого слагаемого и выходом адреса команды блока счетчиков, первый информационный вход которого соединен с выходом регистра. командной информации первого уров1i3 ня, о т л и ч а ю щ е е с я тем,что> с целью повьппения быстродействия, в него введены селекторы первого, второго и третьего уровней, первый се" лектор адреса команды, второй селектор адреса команды, селектор третьего слагаемого, блок связи с операционным устройством и блок связи с устрой ством управления памятью, выход запроса которого соединен с первым запросным входом устройства, а вход адреса— с первым информационным входом второго селектора адреса команд и выходом сумматора адреса, третий вход которого соединен с выходом селектора третьего слагаемого, вход абсолютного адреса которого соединен с входами абсолютного адреса блока связи с операционным устройством и блока связи с устройством управления памятью и подключен к выходу абсолютного адреса. блока трансляЦйй адреса, информа- ционный вход которого соединен с информационным входом блока связи с устройством управления памятью, вторым информационным входом второго селектора адреса команд.и информационным входом блока связи с операционным устройством, выход которого соединен с вторым запросным выходом устройства, а вход управляющей информации соединен с выходом регистра командной информации второго урсв ня, первыми информационными входами селекторов первого, второго и третье" го уровней, вторые информационные входы этих селекторов соединены с выходом регистра командной информации третьего уровня, вход которого соединен с выходом селектора третьего. уровня, выход селектора второго уровня соединен с входом регистра командной информации второго уровня, третий информационный вход которого соединен с выходом регистра командной информации первого уровня и входом управляющей информации селектора третьего слагаемого, первый информационный вход которого .соединен с выходом счетчика предварительной накачки блока счетчиков, выход идентификатора которого соединен с первым .информационным входом селектора первого уровня, выход которого соединен с входом регистра командной информации первого уровня, а второй информационный вход — с информационным выходом блока буйеризации команд, выход первого

6177 селектора адреса команды соединен с входами. адреса команды блока буферизации команд и блока локальной памяти, вход адреса которого соединен с первым входом первого селектора адреса команды, второй вход которого соединен с выходом адреса команды блока счетчиков, выходы . микроприказов блока микропрограммного управления подключены к соответствующим входам управления селекторов первого, второго и третьего уровней, второго селектора адреса команд, селектора третьего слагаемого, блока связи с операционным устройством и блока связи с устройством управления памятью, выход признака ветвления которого соединен с входом признака ветвления блока микропрограммного управления, а выход маркера записи операнда два соединен с входом маркера записи;операнда два блока локальной памяти.

2, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок связи с операционным устройством содержит регистр маски программы слова состояния программы и регистр запросного слова в операционное устройство, выход которого является выходом блока, а вход управления соединен с вхо дом управления регистра маски и входом управления блоку, информацион.ный вход регистра маски соединен с информационным входом блока, а выход — с входом маски регистра запросного слова в операционное устройство, вход абсолютного адреса которого сое"динен с входом абсолютного адреса бло ка.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок связи с устройством управления памятью содержит блок памяти маркеров, регистр ключа защиты из слова состояния про граммы, четыре элемента И, три элемента НЕ, три элемента ИЛИ и ре:гистр запросного слова в устройство управления памятью, выход которого является выходом запроса блока, а вход абсолютного адреса подключен к входу абсолютного адреса блока, первому входу первого элемента И, первому входу второго элемента И,и первому входу третьего элемента И,,второй вход которого соединен с вто рым входом второго элемента И, первым входом четвертого элемента И, управляющим входом блока памяти мар-, 11 36 керов, управляющим входом регистра запросного слова в устройство, управления памятью и управляющим входом блока, вход адреса блока соединен с входом адреса блока памяти маркеров, выход маркера которого соединен с выходом маркера записи два блока и входом маркера регистра запроеного слова в устройство управления памятью, вход защиты которого соединен с выходом четвертого элемента И, второй вход которого соединен с выходом регистра ключа защиты из слова состояния программы, вход которого ооединен с информационным входом блока, выход ветвления которого соединен с выходом приз иаков блока памяти маркеров, выход

177 третьего элемента И соединен с входом первого элемента НЕ и с первыми входами первого и второго элементов ИЛИ, выходы которых подключены к первому и второму кодовым входам регистра запросного слова в устройство управления памятью соответственно, второй вход первого элемента ИЛИ соединен с выходом третьего элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с, вторым входом второго элемента ИЛИ, выход первого элемента НЕ соединен с вторым входом первого элемента И, третий вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с выходом второго элемента И и вторым входом третьего элемента ИЛИ.

Изобретение относится к области вычислительной техники и предназначено для работы в составе мультипроцессора быстродействующих ЭВМ.

Известно устройство центрального . управления процессора .с несколькими уровнями совмещения, содержащее блок выборки команд, регистр команд, .дешифратор команд, буферы очереди команд, буферы адресов операндов, блок управления выборкой команд и сумматор Я .

Связь между блоками асинхронная, управление блоками схемное. Асинхронность связей и схемное управление приводят к усложнению аппаратуры, Блок выборки команд содержит три группы по четыре регистра в каждой, что недостаточно для хранения команд программных циклов и поэтому при- 20 водит к уменьшению быстродействия при выполнении программных циклов.

Наиболее близким к предлагаемому по технической сущности является устройство центрального управления 2S процессора цифровой вычис™тительной системы, содержащее буфер команд, регистры команд первого, второго и третьего уровней, блок местной памяти, регистры операндов;,цвухвходовой сумматор, счетчик команд, регистр адреса операндов, блок микропрограммного управления и блок блокировки уровней совмещения, причем вход буфера команд является входом устройства, а выход соединен с входом регистра команд первого уровня, второй †. к входу двухвходового сумматора, а третий— к входу регистра команд второго уров ня, выход которого соединен с входом регистра команд третьего уровня, выход которого является выходом устройства, адресные входы блока местной памяти соединены с выходами регистров. команд первого и третьего уровней, управляющий вход — с выходом блока микропрограммного управления, а выход — с входами регистров операндов, выходы которых являются выходами информации устройства и подключены к входам двухвхоцового сумматора, выход которого подключен к входу регистра адреса операндов, выход которого является выходом устройства, вход блока блокировки уровней совмещения является входом устройства, а выход соединен с входом . блока микропрограммного управления, выходы которого соединены с управляющими входами соответствегно регистра адреса операндов, буфера команд, регистров первого, второго и третьего уровней, регистров опеf 136171 4 рандов, двухвходового сумматора и счетчика команд, выход которого является выходом устройства (2) .

Однако для модификации адреса используется двухвходовой сумматор вместо трехвходового, что увеличи вает время выполнения модификации адреса в командах RХ "формата (типа принятых в ЕС ЭВМ). Отсутствие буфера командных слоев достаточной емкос- б ти приводит к потере времени при выполнении команд передачи управления.

Целью изобретения является повы" шение быстродействия процессора, f5

Цель достигается тем, что и устройстве центрального управления процессора, содержащем блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого, второго и третьего уровней и. селекторы первого и второго слагаемых выходы которых соеди-25 нены с первым и вторым входами сум» матора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной . памяти блок трансляции адреса и се" р

QQ .нектара первого слагаемого, перйый кнформационный вход которого соединен с первым информационным входом селектора второго слагаемого и; с выходом информации базы и индекса блока локальной памяти, пер- 35 вый информационный. вход, которого подключен к первому входу управляю- щей информации устройства и информационному входу блока буферизации команд, а второй информационный 40 вход — к второму вхоДу управляющей информации устройства, первый информационный выход блока локальной памяти подключен к первому выходу управляющей информации устройства, 45 а второй информационный выход — к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса, информационному входу селектора первого слагае- 50 мого, выходы микроприкаэов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации ко- 55 манд, селекторов первого и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвления - с соответствующими выходами признаков ветвления блока буферизации команд, сумматора адреса и блока трансляции адреса, выход абсолютного адреса которого соединен с соответствующими входами абсолютного адреса блока локальной памяти и блока буферизации команд, выходы регистров командной информации первого, второго и третьего уровней соединены с соответствующими инфорМационными входами блока микропрограммного управления и адресными входами блока локальной па мяти, вход адреса команды которого соединен с входом команды селектора первого слагаемого н выходом адреса команды блока счетчиков, первый информационный вход которого соединен с выходом регистра командной информации первого уровня, введены селекторы первого, второго и третьего уровней, первый селектор адреса команды, второй селектор адреса команды, селектор третьего слагаемого, блок связи с операционным устройством и блок связи с устройством управления памятью, выход запроса которого соединен с первым запросным входом устройства, а вход адреса — с первым информационным входом второго селектора адреса команд и выходом сум матора адреса, третий вход которого соединен с выходом селектора третьего слагаемого, выход абсолютного адреса которого соединен с входами абсолютного адреса блока связи с операционным устройством и блока связи с устройством управления памятью и подключен к выходу абсолютного адреса блока трансляции адреса, информационный вход которого соединен с ин формационным входом блока связи с устройством управления памятью, вторым информационным входом второго селектора адреса команд и информационным входом блока связи с операционным устройством, выход которого соединен с вторым запросным выходом устройства, а вход управляющей информации соединен с выходом регистра командной информации второго уровни, первыми информационными входами селекторов первого, второго и третьего уровней, вторые информационные входы этих селекторов соеди1i e1И иены с выходом регистра командной информации третьего уровня, вход которого соединен с выходом селектора третьего уровня, выход селектора второго- уровня соединен с входом реги- 5 стра командной информации второго уровня, третий информационный вход которого соединен с выходом регистра командной информации первого уровня и входом управляющей информации t0 селектора третьего слагаемого, первый информационный вход которого сое динен с выходом счетчика предварительной накачки блока счетчиков, выход идентификатора которого соеди- 15 нен с первым информационным входом селектора первого уровня, выход которого соединен с входом регистра командной информации первого уровня, а второй информационный вход- 20 с информационным выходом блока буферизации команд, выход первого селектора адреса команды соединен с входами адреса команды блока буферизации команд и блока локальной 25 памяти, вход адреса которого соединен с первым входом первого селектора адреса команды, второй вход которого соединен с выходом адреса команды блока счетчиков, выходы ми- з0 кроприказов блока микропрограммного управления подключены к соответствующим входам управления селекторов первого, второго и третьего уровней, второго селектора адреса команды

35 селектора третьего слагаемого блока

) связи с операционным устройством и блока связи с устройством управления памятью, выход признака ветвления которого соединеи с входом признака ветвления блока микропрограммного уп. равления, а выход маркера записи операнда два соединен с входом маркера записи операнда два блока локальной памяти.

Блок связи с операционным устрой ством содержит регистр маски программы слова состояния программы и регистр запросного слова в операцион,ное устройство, выход которого 50 является выходом блока, а вход управ ления соединен с входом управления регистра маски и входом управления

1 блока, информационный вход регистра маски соединен с информационным входом блока, а выход — с входом маски регистра запросного слова в операционное устройство, вход абсолютного адреса которого соединен с входом абсолютного адреса блока.

Блок связи с устройством управления памятью содержит блок памяти маркеров, регистр ключа защиты из слова состояния программы, четыре элемента И, три элемента НЕ, три элемента ИЛИ и регистр запросного слова в устройство управления памятью, выход которого является выходом запроса блока, а вход абсолютного адреса подключен к входу абсолютного адреса блока, нервому входу первого элемента И, первому входу второго элемента И и первому входу третьего элемента И, второй вход которого соединен с вторым входом второго элемента И, первым входом четвертого элемента И, управляющим входом блока памяти маркеров, управляющим входом регистра запросного слова в устройство управления памятью и управляющим входом блока, вход адреса блока соединен с входом адреса блока памяти маркеров, выход маркера которого соединен с выходом маркера записи два блока и входом маркера регистра запросного слова в устройство управления памятью, вход защиты которого соединен с выходом четвертого элемента И, второй вход которого соединен с вьжодом регистра ключа защиты из слова состояния программы, вход которого соединен с информационным входом блока, выход ветвления которого соединен с выходом признаков блока памя" ти маркеров, выход третьего элемента И соединен с входом первого элемента НЕ и с первыми входами первого и второго элементов ИЛИ, выходы которых подключены к первому и в горому кодовым входам регистра запросного слова в устройство управления памятью соответственно, второй вход первого элемента ИЛИ соединен с выходом .третьего элемента Ю1И и входом второго элемента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ, выход первого элемента НЕ соединен с вторым входом первого элемента И, третий вход которого соединен с выходом третьего элемента

НЕ, вход которого соединен с выходом второго элемента И и вторым входом третьего элемента ИЛИ.

На фиг. 1 представлена структур« ная схема устройства центрального

1136177 управления, на фиг. 2 а, о — структурная схема блока буферизации команд (буфера команд) на фиг. 3 структурная схема узла анализа нахождения команды в буфере команд, 5

1 на Фиг. 4 а, 6 — структурные схемы первого и второго коммутаторов выходной информации столбцов буфера команд, на фиг. 5 — структурная схема блока счетчиков, на

l фиг. 6 — структурная схема блока локальной памяти, на фиг. 7 . †.структурная схема узла обнаружения конфликтов по использованию первого и второго операндов1 на Лиг. 8 — струк- 15 турная схема узла коррекции первого операнда при конфликтах (схема узла коррекции второго операнда идентична) на фнг. 9 — структурная схема блока микропрограммного управления про- 2б

% цессора, на фиг. 10 — структурная схеме приоритета, на фиг. 11 - структурная схема блока трансляции адреса на фиг. 12 — структурная схема префиксации реального адреса при преобразовании его в абсолютный адрес1 на Фиг. 13 — схема селектора форми1 ования индекса сегмента и страницы в зависимости от установленных и управляющем регистре. размеров сегмен- 39 та и страницы; на Фиг. 14 — структурная схема блока связи с операцион" ным устройством; на фиг. 15 - структурная схема блока связи с устройством управления памятью; на фиг, 16 -Зэ временная диаграмма работы устройства центрального управления для совмещенного выполнения четырех команд.

Устройство центрального управления процессора (фиг. 1) содержит -40 блок 1 буферизации команд (буфер команд), селектор 2 первого уровня, регистр 3 командной информации пер" вого уровня(управляющая информация может устанавливаться на уровне одновременно с командной: идентификатор слова состояния программы, код длины команды, признаки, характерные для команды, сигналы программных и схемных ошибок, сигналы сравнения но адресу и т.н.), селектор 4 второго уровня, регистр 5 командной информации второго уровня, селектор 6 третьего уровня, регистр 7 командной информации третьего уровня, блок 8 микропрограммного управления, первый селектор 9 адреса команд, блок

10 локальной памяти, второй селектор

11 адреса команд, блок 12 счетчиков, селекторы 13 — 15 первого, второ го и третьего слагаемых, сумматор 16 адреса, блок 17 трансляции адреса, блок 18 связи с операционным устройством, блок 19 связи с устройством управления памятью, первый вход 20 управления (из устройства управления памятью), второй вход 21 управляю.щей информации 21 (из операционного устройства), выходы 22 микроприказов первый выход 23 управляющей информации (в операционное устройство j второй выход 24 управляющей информации (a операционное устройство и устройство управления памятью ), второй запросный выход 25 (в операционное устройство), первый запросный выход 26 (в устройство управления памятью), выходы 27 признаков ветвления, информационный выход ?8 буфера . команд, вход 29 внешних запросов, выходы ЗО идентификатора 31, адреса команды, 32 счетчика предварительной накачки блока счетчиков, выходы ЗЗ --35 регистров первого, второго и третьего уровней, выход 36 первого селектора адреса команд, выход 37 сумматора адреса, выход 38 информации базы и индекса, выход 39 абсолютного адреса блока трансляции адреса, выход 40 маркера записи операнда два.

Блок 1 буферизации команд (фиг. 26,о) содержит первую и вторую секции 41 и 42 памяти командных слов (БКС) (41.1,42, 1 первые столбцы секций, 41 ° 2, 42.2 - вторые столбцы секций), память 43 адресов командных слов, намять 44 признаков действительности каждой строки памяти командньпс слов, память 45 связностей строк, память 46 замещения, коммутаторы 47 - 51 адресов строк, первый элемент И 52, сумматор 53 адреса строки при выборке "разорванной" (расположенной в двух смежных словах) команды, сумматор 54 связности для выработ ки адреса строки памяти связности при внесении в нее номера столбца продолжения, буферный регистр 55 свяэностеВ для указания столбца памяти связности, в котором делается отметка о продолжении, буферный регистр

56 адреса для проверки наличия команды в памяти 41 и 42 при преднакачке и в команде записи, коммутаторы 57 и 58 выходной информации столбцов памяти .

11ж 77

10 командных слов, сдвигатель 59, на выходе которого формируется выбирае-! мая команда, регистр 60,команды, схема 61 сравнение адресов, второй и третий элементы И 62, коммутатор 63 выходной инАормации столбцов памяти связности, регистр 64 номера столбца

) в котором обнаружена команда лри ее выборке, элементы НЕ 65 для определения столбца-кандидата на замешение, 1О регистр 66 номера столбца продолжения, элемент ИЛИ 67, узел 68 анализа наличия команды в секциях 41 и 4?,, выход 69 номера столбца сравнения, выход 70 номера столбца продолжения., 15 выход 71 формата команды.

Блок 1 буферизации команд предназначен для заблаговременного накопления и сохранения команд, выполняемых процессором по программе, и, 20 таким образом, для сокращения потерь (времени процессора на выборку команд из оперативной (буферной) памяти как при последовательном выполнении команд, так и при передачах управ- 25 ления.

В предлагаемом устройстве выбран двухстолбцовый вариант буфера команд. Узел 68 анализа наличия команды в буфере (фиг. 3) содержит две схемы 7? сравнения, дешифратор 73, четыре элемента HF. 74, четыре элемента И 75 и элемент ИЛИ 76, выход

77, соответствующий командам RR -*ормата, выход 78, соответствующий командам 8< -*ормата.

Коммутатор 57 выходной информации столбцов памяти командных слов (фиг. 4а) содержит элемент НЕ 79, два элемента И 80 для приема инфор- 40 мации .4-7 байт от первой секции буфе

1 ра команд и элемент ИЛИ 81. Коммутатор 58 выходной информации столбцов .памяти командных слов (фиг. 4б} содержит два элемента НЕ 79, четыре 45 элемента И 80 (два из них — для приема информации 0-3 байт от второй секции буфера команд) и элемент

ИЛИ 81.

Блок 12 счетчиков (фиг. 5) содер- 50 жит счетчик 82 команд, селектор 83, регистр 84, сумматор 85 для 29, 30 разрядов адреса команды, счетчик Яб предварительной накачки, счетчик 87 идентификатора хранения ССП (слово,у состояния программы) в локальной памяти, дешифратор 88, два элемента

НЕ 89 и два элемента И 90 (прибавления и вычитания единицы на счетчике лреднакачек}.

Блок 10 локальной памяти (фиг.б) .процессора содержит две памяти 91 и

92 (каждая иэ которых имеет 64 строч ки по 8 байт для хранения информации), селекторы 93 и 94 входной информации памяти, сдвигатели 95 и 95 выходной информации памяти (на 0 или 4 байта влево), регистры 97 и

98

8 выходной информации памяти селекторы .9 и 100 адресов памяти, реги9

1 стры 101 и 102 адресов памяти, селектор 103 входной информации блока, сдвигатель 104 входной информации, узлы 105 и 106 коррекции второго и первого операндов, регистры 107 и 108 второго и первого операндов, селектор

109 иикрокоманд первого и второго уровней совмещения, селектор 110 микрокоманд трех уровней совмещения, селектор 111 приема результата операционного устройства, буферный регистр

112, сумматор 113 кода сдвига, селектор 114 маркера второго операнда, регистр 115 восстановления операнда, узел 116 обнаружения конфликтов (по использованию операндов), вход 117 .злов 105 и 106 коррекции, выход 118 селектора 11< микрокоманд, выходы

119 и 120 узла обнаружения конфликтов (выходы кода управления коррекцией второго и первого операнда), информационные входы адресов чтения операндов 121 и 122 узла обнаружения конфликтов, выход 123 узла 106 коррекции первого операнда> входы 22.1-22.3 микрокоманд трех уровней совмещения.

Блок локальной памяти процессора предназначен для приема, хранения„... модификации и выдачи (в процессе выполнения команд с совмещением операций) значений Р0Н, РПЛ, копий управляющих регистров (УР), копий префикса, копий исходных ССП (слово состояния програмч) и ССИ (слово состояния ин трукции) для каждой из одновременно выполняющихся команд, исходных операндов в командах плаваю щей точки с повьппенной точностью,исходных операндов в командах десятичной

1 арифметики, начальных, текущих и конец,ных адресов операндов в кокандах

%-формата, ра."личных констант, начальных адресов таблиц сегментов для 15 задач, идентификатора процессора.

1136177

Узел 116 обнаружения конфликтов (фиг. 7) содержит буферные регистры

124 адресов ч?ения операндов, схемы

125 сравнения (??-5 р) адресов, схемы 126 сравнения младшего разряда 5 адресов, восемь элементов И 127 и четыре элемента ИЛИ 128.

Узел 106 коррекции первого операнда (фиг. 8) содержит три элемента HF. 1?9 управляющего кода 120, восемь элементов И 130 и четыре эле" мента ИЛИ 131.

Блок 8 микропрограммного управления процессора (фиг.9) содержит схему 132 приоритета запросов на 15 обращение к памяти микропрограмм, шифратор t33 адреса первой микрокоманды, память 134 констант, коммутатор 135 адресов микрокоманд, регистр 136 адресов микрокоманд, 20 память 137 микропрограмм, регистр

138 микрокоманд, входы 139 запросов, вход 140 адресных констант, вход

29.1 запроса памяти микропрограмм, вход 29,2 адреса первой микрокоманды 5 по запросу. Блок Я предназначен для управления работой процессора вы<;окопроизводительной ЭВМ с совмещением выполнения команд.

Схема 132 приоритета (фиг.10) со- 3Q держит восемь триггеров 141 (четыре триггера запросов и четыре триггера выбора первого адреса микрокоман." ды), три элемента НЕ 142 и три элемента И 143 °

Блок 17 трансляции адреса (фиг.11) содержит регистр 144 префикса, управляющий регистр 145, регистр 146 логического адреса, селектор 147 реаль ного адреса, схему 148 префиксации, селектор 149 формирования индекса сегмента и страницы в зависимости от установленных в управляющем регистре размеров сегмента и страницы, регистр 150 реального адреса, регистр 151 активного номера таблицы сегментов, буферные памяти 152 и 153 быстрой переадресации, четыре схемы 154 сравнения, семь элементов И 155, три элемента НЕ 156, два элемента ИЛИ 157 выдачи абсолютного адреса, память 158 замещения столбцов блока трансЛяции, выход 27 признака ветвления по обрашени?о к микропрограмме накачки буфе- 5 ра переадресации.

Блбк 17 трансляции адреса предназначен для преобразования логического адреса операнда или команды в реальный, а затем в абсолютный.

Схема 148 префиксации (фиг.12) содержит две схемы 159 сравнения, два элемента НЕ 160, четыре элемента И 161 элемент ИЛИ 162 формирования абсолютного адреса.

Селе? тор 149 формирования индекса сегмента и страницы (фиг. 13) содержит дешифратор 163 конкретного сочетания размеров сегмента и страницы для управления выбором индекса страницы, восемь элементов И 164 (для управления выбором индекса сегмента и для выдачи индексов) и элемент ИЛИ 165 формирования индекса.

Блок 18 связи с операционным устройством (фиг ° 14) содержит регистр 166 маски программы слова состояния программы и регистр 167 запросного слова в операционное устройство. Блок связи с операционным устройством. (СУ) предназначен для обеспечения взаимодействия процессора с операционными устройствами по загрузке операционного устройства ко дом операции и операндами и по получению от операционного устройства результатов операции.

Блок 19 связи с устройством управления памятью (фиг. 15) содержит блок

168 памяти маркеров, регистр 169 ключа защиты из слова с.остояния программы, четыре элемента И 170, три элемента НЕ 171, три элемента ИЛИ 172 и регистр 173 запросного слова в устройство управления памятью, выход 27 признака ветвления по нецелочисленной границе адреса операнда. Блок связи с устройством управления памятью (УУП) предназначен для обеспечения взаимодействия процессора с оперативной (буферной) памятью по обмену информацией. Обмен инициируется путем передачи от процессора в устройство управления памятью запросного слова, содержащего номер запрашиваемого УУП (если рассматривается мультипроцессорная система с несколькими УУП), абсолютный адрес обращения к памяти, код операции обращения (чтение, запись и т.п.), маркер записи, ключ ?ащиты.

Устройство центрального управления процессора выполняет команды тина принятых в ЕС 3ВМ.

Работа устройства центрального управления процессора рассматри1136177

14 вается на примере выполнения команды формата .К1 типа сложения с фик сированной точкой (фиг.16).

В устройстве центрального управления процессора существует 4 уровня выполнения команд (фиг. 16) и соответственно 4 уроовня совмещения. Такты 70 Т1 - такты нулевого уровня, Т2,73 — такты первого уровня, команда принимается на регистр 3 командной информации первого уровня через селектор 2, 74, Т5 — такты второго уровня, на регистр 5 команд ной информации второго уровня команда .принимается через селектор 4. 76

Т7 — такты третьего уровня, на регистр 7 командной информации третьего уровня команда принимается через. селектор 6. Типовые команды форматов РР, PX выполняются за 8 тактов, проходя последовательно 4 уровня.

Команды, требующие для своего выполнения больше 8 тактов, либо находятся на каком-либо уровне большее коли25 чество тактов, либо после второго или третьего уровней возвращаются на первый уровень и внов проходят последовательно по всем уровням.

Управление процессором в тактах 70, 71 Т2 выполняется схемно, в тактах ®

ТЗ « Т7 — микропрограммно. Перепись . с уровня на уровень производится микропрограммно.под управлением блока 8 микропрограммного управления.

Рассмотрим работу блока буфериза- 35 ции команд (фиг. 2 a, S ) на примере выполнения команд типа принятых в

EC 3BI1. Допустим, что выполняются команды формата.ЙК длиной в 2 байта, не требующие обращения в главную па- 40 мять за операндами, команды формата ЯХ длиной 4 байта и команды формата 55 длиной в б байтов. Команды расположены в ячейках главной памяти в командных словах, каждое

45 длиной в Я байт. Выборка из главной памяти производится 8-байтными словами по 24-разрядному адресу (разрядность адреса 8-31), причем разряды 8-28 адресуют командное сло- 50 во, а разряды 29-31 (номер байта) тот номер байта в командном слове, в котором расположен старший байт команды. Адрес текущей команды вырабатывается на блоке счетчика команд 55 процессора (С К) {8/31), причем 31 всегда равен "0". Разрядность счетчика команд (8-31) представляется в ниде (@+9+A разрядов и принимается

a=15(8-22ð), 4 .6(23-28р), С, =(29-31р), Допустим также, что выборка команды иэ памяти командных слов (БКС) проводится в такте выборкИ команды, а выработка адреса следующей команды в следующем такте— такте модификации адреса. В такте выборки команды производится обращение к секциям 41 и 4? памяти командных слов (БКС) по k разрядам ад- реса текущей койанды. В каждой строке каждого столбца БКС 41 и 42 расположено 8-байтовое командное слово.

В соответствующей K --й строке соответствующего столбца памяти 43 адресов записаны старшие (8-22) w разрядов адреса командного слова, в соответствующих строках столбцов памяти

44 признаков действительности записаны признаки действительности ДК (условимся, что если Дк 1, то со О держимое соответствующей k-и строки БКС 41 (42) действительно и в ней находится- требуемая команда, если Дп О, то команды в памяти командных слов соответствующего столба(a по данному адресу нет). В соответствующей строке соответствующего столбца памяти 45 связности записан номер сто