Многофункциональное устройство для логической обработки бинарных изображений

Многофункциональное устройство для логической обработки бинарных изображений

Иллюстрации

Показать все

Реферат

 

1. МНОГОФУНКЦИОНАЛЬНОЕ УСТРОЙСТВО ДЛЯ ЛОГИЧЕСКОЙ ОБРАБОТКИ БИНАРНЫХ ИЗОБРАЖЕН, содержащее блок управления, h табличных запоминающих блоковS блок формирования адресов , блок хранения масок и п злементов И, причем вход команды блока управления соединен с входом команд устройства, первый выход первой группы выходов блока управления соединен с адресным входом группы входов блока хранения масок, второй выход группы выходов блока управления сое:динеи с информационным входом каждого из табличных запоминающих блоков, выход каждого из которых соединен с первь1м входом соответствующего элемента И, выходы элементов И образуют выход устройства, отличаю-. щ е е с я тем, что, с целью увеличеняя производительности, в него введены (п-1) блоков формирования адресов и (п-1) блоков хранения масок. teli. , --- ..| причеь адресн1,:е и информационные входы.блоков хранения масок со второго по п -и объединены и подклточены первой группе выходов блока управления , второй и третий выходы первой группы выходов которого подключены к соответствующим входам адреса и информационным группам входов первого блока хранения масок, вход запиcit масок каждого из Ц блоков хранения масок соединен с соответствующим вь ходом второй группы выходов блока управления, кг1ждого из П блоков хранения масок соединен с вторым входом соответствующего элемента И, третий вход которого соединен с выходом признака центрального (О элемента соответствующего блока формирования адресов, вход разрешения обработки каждого блока формирования адресов соединен с выходом уравновешивания 1шформационных потоков блока управления, j -и вход группы информационных входов -го блока формирования адресов (,3,4; -i 1, СО 9д ..., V ) соединен с 6 -м входом группы информацио1п-1ых входов устройства () 2) 5 вход признака адреса каждого блока формирования адресов ;о соединен с входом признака адреса устройства, информационньз выход каждого блока формирования адресов соединен с адресным входом соответствующего табличного запоминающего блока, вход признаков блока управления , а также информационный вход каждого табличнг.го запоминающего блока и информацио гный вход каждого блока хранения масок соединены с входом признака ycTpoficTBa, причем блок управления содержит деишфратор.

СаСЗ СаНЕТСНИХ

СОЦИАЯИСтичвиих яспиьлин

4(51) G 06 F 15/20 госудАрстнкиный комитент ссср

Г1О ДКЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫтИЙ (21) 3632471/24-24

{22) 04.08.83 (46) 23.01 ° 85. Бюл. М- 3 (72) В,И. Зцак и Б,Г. Матиенко (71) Институт автоматики и электрометрии Сибирского отделения АН СССГ (53) 681.325(088.8) (56) 1. Duff H.I.В, Watson D.Н. The

cellular logi array image processor—

The Computer. I, 1977, v, 20, М - 1, р. 68-72.

2. Неггоп J.Н, Farley J, Preston К., Sel,1ïeã Н. А general - purpose highspeid logical transform image .Processor. — lEEE Transaction on Computers, 1982, v. 31, У 8, р. 795-.800 (прототип). (54)(57) 1, ИНОГОФУНКЦИОНАЛЫ1ОЕ УСТРОЙСТВО ДЛЯ ЛОГИЧЕСКОЙ ОБРАБОТКИ БИНАРНЫХ ИЗОБРАЖЕНИЙ, содержащее блок управления, 1 табличных запоминающих блоков,. блок формирования адресов, блок хранения масок н 11 элементов И, причем вход команды блока управления соединен с входом команд устройства, первый выход гервой группы выходов блока управления соедиФ неи с адресным входом группы входов блока хранения масок, второй выход группы выходов блока управления сое.динен с информационным входом каждого из табличных запоминающих блоков, выход каждого из которых соединен с первым входом ссстьетствующегс элемента И, выходы элементов И образуют выход устройства, о т л и ч а ю— щ е е с я тем, что, с цельо увеличения производительности, в него вве,дены (П-1) блоков формирования адресов и (и-t) блоков хранения масок, причем адресшле и информационные входы. блоков хранения масок со второго пс и -й объединены и подключены к первой группе выходов блока управления, второй и третий выходы первой группы вьгхсдсв которого подключены к ссответств ".ощим входам адреса и информационным группам входов первого блока хранения масок, вход записи масок каждого из р блоков хранения масок соединен с соответствующим выхадсм второй группы выходов блока управления, выход каждого из

П блоков хранения масок соединен с вторым входом соответствующего элемента И, третий вход которого соединен с выходом признака центрального элемента соответствующего блока формирования адресов, вход разрешения обработки каждого блока формирования адресов соединен с выходом уравновешивания информационных потоков блока управления, j -й вход группы информационных входов 1 --ro блока формирования адресов (j=2,3,4; j =1, ..., Ь ) соединен с 8 -м входом группы информационных входов устройства (= i + j + 2), вход признака адреса каждого блока формирования адресов соединен с входом признака адреса устройства, шпЬормационный выход каждого блока формирования адресов соединен с адресным входом соответствующего табличного запоминающего блока, вход признаков блока управления, а также информационный вход каждого табличнг.го запоминающего блока и инфсрмациопный вход каждого блока хранения масок соединены с входом признака устройства, причем блок управления содержит дешифратор, 1136 ! блок контроля количества элементов в строках изображения, блок контроля количества плоскостей, блок буферных регистров масок и коммутатор масок, вход признаков блока управления соединен с информационными входами блока контроля количества элементов в строках изображения, блока контроля количества плоскостей и коммутатора масок, входы дешифратора соединены с соответствующими входами команды блока управления, первый и второй выходы дешифратора соединены с первым и вторым выходами первой группы выходов блока управления, выходы с третьего по девятый дешифратора соединены с соответствующим входом управления блока контроля количества элементов в строках изображения, блока контроля количества плоскостей, блока буферных регистров масок и коммутатора масок, выход уравновешивания информационных потоков и выход признака циклического сдвига блока контроля количества элементов в строках изображения являются соответствующими выходами группы выходов блока управления, первый и второй выходы сброса блока контроля количества элементов в строках изображения подключены к счетному входу и входу установки блока контроля количества плоскостей, выход признака режима работы блока контроля количества элементов в строках иэображения подключен к соответствующему выходу первой группы выходов блока управления и к первому синхровходу блока буферных регистров масок, выход признака конца загрузки которого подключен к соответствующему входу управления блока контроля количества элементов в строках иэображения, выход управления режимом блока буферных регистров масок подключен к входу разрешения коммутатора масок, информацион ный вход которого объединен с информационным входом блока буферных регистров масок и подключен к информационному выходу блока контроля количества плоскостей, выход сброса которого подключен к входу запуска очередного прохода блока контроля количества элементов в строках изображения, выход коммутатора масок подключен к входу разрешения приема масок блока буферных регистров масок. груп179 па информационных выходов которого подключена к соответствующим выходам второй группы выходов блока управления.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок хранения масок содержит восьмиразрядный регистр сдвига, семиразрядный регистр сдвига, элемент ИЛИ, восемь коммутаторов, селектор, содержащий группу элементов И и элемент ИЛИ, причем информационные входь, регистра с первого по восьмой подключены к выходу соответствующего коммутатора, первые информационные входы коммутатора с второго по восьмой подключены к выходам регистра с первого по седьмой, выходы с второго по восьмой которого подключены к группе информационных входов селектора соответственно, к группе управляющих входов которого подключены выходы с первого по седьмой регистра сдвига, выход селектора подключен к выходу признака маскирования блока и информационному входу первого коммутатора, вторые информационные входы коммутаторов подключены к соответствующим входам приема цепочки масок блока, управляющие входы всех коммутаторов объединены и подключены к входу признака режима работы блока, управляющий вход регистра сдвига подключен к выходу элемента ИЛИ, первый вход которого подключен к входу признака циклического сдвига блока, второй вход элемента ИЛИ подключен к входу признака режима работы блока, информационный вход регистра сдвига подключен к входу признаков блока, управляющий вход регистра сдвига подключен к входу управления сдвигом блока, причем первые входы группы элементов И подключены к группе управляющих входов селектора, а вторые входы — к группе информационных входов селектора, выходы элементов И группы подкЛючены к входам элемента ИЛИ, выход которого подключен к выходу селектора, а каждый коммутатор содержит два элемента И, элемент ИЛИ, элемент НЕ, причем управляющий вход коммутатора соединен с первым входом первого элемента И и через элемент НŠ— с первым входом второго элемента И, вторые входы первого и второго элементов И подключены к первому и второму информа

1 l 36 ционным входам коммутатора соответственно, а выходы — к первому и зторому входам элемента ИЛИ, выход которого является выходом коммутатора.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования адресов содержит два элемента HE четыре элемента И, два элемента задержки, первую группу элементов ИЛИ, вторую группу элементов

ИЛИ, три линии задержки, причем первые входы первого и второго элементов

И объединены и подключены к первому информационному входу блока, первые входы третьего и четвертого элемен тов И объединены и подключены к второму информационному входу блока, третий инфорл1ационный вход которого подключен к входу первой линии задержки, выходы первого и второго эгементов НЕ подключены к вторым входам первого и третьего элементов И соответственно, входы первого и второго элементов НЕ, второй вход второго эле мента И и второй вход четвертого элемеита И объединены и подключены к входу уравноьешнвания информационных потоков блока, выходы первого и третьего элементов И подключены к первым входам первого и второго элементов ИЛИ первой группы соответственно, выходы второго и четвертого элементов И подключены к входам первого и второго элементов задержки соответственно, выходы которых подключены к вторым входам первого и второго элементов ИЛИ первой группы соответственно, первые входы элементов ИЛИ второй группы подключены к соответствующим входам адреса блока, I

j-й выход 1 -й линии задержки (q =1, 2, 3; j = 1, 2, 3) подключен к второму входу 3 -ro элемента ИЛИ второй группы (1=3 (.r1 +j.), выход каждого элемента ИЛИ второй группы подключен к соответствующему выходу адреса блока, второй выход первой линии задержки подключен к выходу признака центрального элемента блока.

4. Устройство по и. 1, о т л и— ч а ю щ е е с я тем. что блок контроля количества плоскостей содержит два счетчика, два компаратора, два формирователя сигналов, четыре элемента ИЛИ, три элемента И, линию задержки, элемент задержки,. причем выход первого формирователя сигналов подключен к выходу очередности л1асок

179 блока, вход формирователя с11гналов подк,ш1чен к выходу первогo элемента

ИЛИ, первый вход которого подключен к выходу первого элемента И, а второй вхоц первого злемен-а ИЛИ объединен с 1-;ервым входом второго элемента ИЛИ и подключен к выходу линии задержки, вход сброca первого счетчика подключен к выходу второго элемента ИЛИ,. второй вход которого объединен с входом сброса второго счетчика и подключен к соответствующему входу блока, первый вход первого элемента

И через элемент задержки подключен к входу управления первого счетчика и входу разрешения сброса блока, счетный вход первого счетчика подключен к счетному входу блока, прямые выходы первого счетчика подключены к соответствующим входам первого компаратора, выход которого. подключен к инверсному входу первого элемента И, входу второго формирователя сигналов, первым входам второго и третьего элементов И н первому ьходу третьего элемента - ИЛИ, второй вход которого подключен к управляющему входу блока, выход третьего элемента ИЛИ подключен к входу управления второго счетчика, счетный вход которого подключен : выходу четвертого элемента

ИЛИ, первый вход которого подключен к выходу второго формирователя сигналов, а второй вход — к информацион- ному входу блока, прямые выходы второго счетчика подключены к соответствующим входам второго компаратора„ выход которого подключен к второму прямому входу третьего элемента

И и второму инверсному входу второго элемента fI выход которого под-- ключен к входу линии задержки и выходу очередности масок блока, выход третьего элемента И подключен к выходу "Останов блока".

5. Устройство по и.1, о т л ич а ю щ е е с я тем, что блок контроля количества элементов в строкахизображения содержит счетчик, четыре триггера, компаратор, два формирователя сигнала, четыре элемента И, три элемента ИЛИ, первую и вторую группы элементов ИЛИ, линию задержки, причем вых д первого элемента И подключен к выходу уравновешивания информационных потоков блока, первый и второй входы первого элемента

И подключены к прямым выходам певво1i 36179 го и второго триггеров соответствен- но, вход данных первого триггера объединен с первым входом второго элемента И и подключен к информационному входу блока, вход управления первого триггера подключен к первому управляющему входу блока, второй вход второго элемента И подключен к второму управляющему входу блока, выход второго элемента И подключен к первому входу первого элемента ИЛИ первой группы элементов ИЛИ, второй вход которого подключен к входу запуска блока, а третий вход первого элемента ИЛИ первой группы объединен с первым входом первого элемента ИЛИ второй группы и подключен к выходу первого формирователя сигналов, выход которого подключен также к счетному выходу блока, второй вход первого элемента .ИЛИ второй группы объединен с первым входом первого элемента ИЛИ и подключен к выходу второго формирователя сигнала, выход которого подключен также к выходу признака режима работы блока, выходы первых элементов ИЛИ первой и второй групп подключены к объединенным первым входам второго и третьего элементов ИЛИ каждой группы, вторые входы — прямой и инверсный — второго и третьего элементов ИЛИ каждой группы объединены с вторым входом первого элемента ИЛИ и подключены к третьему управляющему входу блока, выход первого элемента ИЛИ подключен к входу сброса счетчика, выходы вторых элементов ИЛИ каждой группы подИзобретение относится к специализированным устройствам цифровой вычислительной техники, ориентированным на логическую (на основе клеточной логики) обработку двухграда- 5 ционных изображений.

Известны устройства обработки бинарных изображений на основе информации от центрального элемента (ЦЗ) и от его ближайших соседей (соседних элементов), содержащие блок коммутаторов управляющих линий, блок ключены к входам J второго и третьего триггеров соответственно, выходы третьих элементов ИЛИ каждой группы подключены к входам К второго и третьего триггеров соответственно, прямой выход второго триггера подключен к первому входу третьего элемента И, первый вход которого подключен к входу признака загрузки последнего элемента блока, выход третьего элемента И подключен к входу второ- го формирователя сигналов, прямой выход третьего триггера подключен к первому входу четвертого элемента И, второй инверсный вход которого объединен с входом первого формирователя сигналов, первыми входами второго и третьего элементов ИЛИ и подключен к выходу компаратора, выход которого также подключен к выходу сигнала сброса блока, вторые входы — прямой и инверсный — второго и третьего элементов ИЛИ объединены и подключены к третьему управляющему входу блока, выход четвертого элемента И подключен к объединенным управляющему входу счетчика и входу линии задержки, выход которой явля I ется выходом циклического сдвига блока, выходы второго и третьего элементов ИЛИ подключены к J и К входам первого триггера соответственно, прямые выходы счетчика подключены к соответствующим входам компаратора, входы синхронизации счетчика и второго триггера подключены к соответствующим входам блока. суммирования заданных значений сосед.них элементов и блок квантования по порогу (1) .

Однако в данных устройствах реализован принцип параллельной обработки всех элементов изображения, что приводит к сложной структуре устройст" ва в целом.

Наиболее близким к изобретению по технической сущности является процессор Престона-Херрона (PHP), включающий логику трансляции команд

3 1136179 4 управляющей ЭВИ (устройство управле- введены (и-1) блоко ния), три буферных запоминающих уст- адресов и (П-1) бло ройства емкостью 32 К бит каждое, сок, причем адресны регистровую логику управления зЪгруз- нь е входы блоков хр кой названных запоминающих устройств, 5 второго по и -й обье шестнадцать табличных запоминающих чены к первой групп устройств емкостью 512 бит каждое, управления, второй матричное устройство формирования первой группы выход табличных адресов, а также 16-раз- ключены к соответст рядный регистр маски подполей (уст- ;б реса и информационн ройство хранения масок) и логику первого блока хране (вентили) маскирования (2) . записи масок каждог

Однако в известном процессоре хранения масок соед число одновременно обрабатываемых вуюЦм выходом втор точек изображения П (в данном слу- 15 блока управления, вь чае !1=16) и оборудование процессора ЙЬ блоков хранения м в целом жестко связаны с шириной вторым входом соотв каналов управляющей ЭВИ; количество мента И, третий вхо обрабатываемых в единицу времени то- нен с выходом призн чек изображения ограничено быстро- щ элемента соответств действием управляющей ЭВИ и (когда мирования адресов, в не требуется динамического изменения обработки каждого бл характеристик маскирования) не может адресов соединен с в превосходить величины шивания информационн

P=nQp где и — число одновременно обрабатываемых точек изображения; — тактовая частота управляющей ЭВМ.

Цель изобретения — увеличение производительности путем увеличения функциональных возможностей специализированного устройства логической

: обработки бинарных изображений и

35 упрощение аппаратного изменения его вычислительной мощности (количества одновременно обрабатываемых точек изображения).

Поставленная цель достигается тем, что в устройство, содержащее блок управления, п табличных запо.минающих блоков, блок формирования адресов, блок хранения масок и элементов И, причем вход команды блока управления соединен с входом команд устройства, первый выход первой группы выходов блока управления соединен с адресным входом

50 группы входов блока хранения масок, второй выход группы выходов блока

: управления соединен с информационным входом каждого из табличных запоминающих блоков, выход каждого из кото- 55 рых соединен с первым входом соответствующего элемента И, выходы элементов И образуют выход устройства, в формирования ков хранения мае и информационаненпя масок со динены и подклюе выходов блока

1 третий выходы ов которого подвующим входам адым группам входов ния масок, вход о из 11 блоков анен с соответстой групгы выходов ход каждого из асок соединен с етствующего элед которого соеднака центрального ующего блока форход разрешения ока формирования

ыходом уравновеых потоков блока ! управления, -й вход группы информационных входов -го блока формирования адресов (1=2, 3, А;» =1, ...,p ) соединен с -м входом группы информационных входов устройства (8= » +1

:+ 2), вход признака адреса каждого блока формирования адресов соединен с входом признака адреса устройства,информационный выход каждого блока формирования адресов соединен с адресным входом соответствующего табличного запоминающего блока, вход признаков блока управления, а также информационный вход каждого табличного запоминающего блока и информационный вход каждого блока хранения масок соединен с входом признака устройства, причем блок управления содержит дешифратор, блок контроля количества элементов в строках изображения, блок, контроля количества плоскостей, блок буферных регистров масок и коммутатор масок, вход признаков блока управления соединен с информационными входами блока контроля количества элементов в строках изображения, блока контроля количества плоскостей и коммутатора масок, входы дешнфратора соединены с соответствующими входами команды блока управлений, первый и второй выходы дешифратора соединены с первым и вторым выходами первой группы выходов блока управления, выходы с

1136179 третьего по девятый дешифратора соединены с соответствующим входом управления блока контроля количества элементов в строках изображения, блока контроля количества плоскос- 5 тей, блока буферных регистров масок и коммутатора масок, выход уравновешивания информационных потоков и выход признака циклического сдвига блока контроля количества элементов в строках изображения являются соответствующими выходами группы выходов блока управления, первый и второй выходы сброса блока контроля количества элементов в строках изображения подключены к счетному входу и выходу установки блока контроля количества плоскостей, выход признака режима работы блока контроля количества элементов в строках изображе- 20 ния подключен к соответствующему выходу первой группы выходов блока уп.Равления и к первому синхровходу блока буферных регистров масок, выход признака конца загрузки которого

25 подключен к соответствующему входу управления блока контроля количества элементов в строках изображения, выход управления режимом блока буферных регистров масок подключен к 30 входу разрешения коммутатора масок, информационный вход которого объединен с информационным входом блока буферных регистров масок и подключен к информационному выходу блока контроля количества плоскостей, выход сброса которого подключен к входу запуска очередного прохода блока контроля количества элементов в строках изображения, выход коммутатора масок подключен к входу разрешения приема масок блока буферных регистров масок, группа информационных выходов которого подключен к соот/ ветствующим выходам второй группы 45 выходов блока управления.

Блок хранения масок содержит восьмиразрядный регистр сдвига, семиразрядный регистр сдвига, элемент ИЛИ, восемь коммутаторов, селектор, содер-5р жащий группу элементов И и элемент

ИЛИ, причем информационные входы регистра с первого по восьмой подключены к выходу соответствующего коммутатора, первые информационные входы коммутатора с второго по восьмой подключены к выходам регистра с первого по седьмой, выходы с второго по восьмой которого подключены к группе информационных входов селектора соответственно, к группе управляющих входов которого подключены выходы с первого по седьмой регистра сдвига, выход селектора подключен к выходу признака маскирования блока и информационному входу первого коммутатора, вторые информационные входы коммутаторов. подключены к соответствующим входам приема цепочки масок блока, управляющие входы всех коммутаторов объединены и подключены к входу признака режима работы блока, управляющий вход регистра сдвига подключен к выходу элемента ИЛИ, первый вход которого подключен к входу признака циклического сдвига блока, второй вход элемента

ИЛИ подключен к входу признака режима работы блока, информационный вход регистра сдвига подключен к входу признаков блока, управляющий вход

Регистра сдвига подключен rc входу управления сдвигом блока, причем первые входы группы элементов И подключены к группе управляющих входов селектора, а вторые входы — к группе информационных входов селектора, выходы элементов И группы подключены к входам элемента ИЛИ, выход которого подключен к выходу селектора, а каждый коммутатор содержит два элемента И, элемент ИЛИ, элемент НЕ, причем управляющий вход коммутатора соединен с первым входом первого элемента И и через элемент НŠ— с первым входом второго элемента И, вторые входы первого и второго элементов И подключены к первому и второму информационным входам коммутатора соответственно, а выходы — к первому и второму входам элемента ИЛИ, выход которого является выходом коммутатора.

Блок формирования адресов содержит два элемента НЕ, четыре элемента И, два элемента задержки, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, три линии задержки, причем первые входы первого и второго элементов И объединены и подключены к первому информационному входу блока, первые входы третьего и четвертого элементов И объединены и подключены к второму информационному входу блока, третий информационный вход которого подключен к входу первой линии

113б 179 задержки, выходы первого и второго элементов НЕ подключены к вторым входам первого и третьего элементов

И соответственно, входы первого и второго элементов НЕ, второй вход второго элемента И и второй вход четвертого элемента И объединены и подключены к входу уравновешивания информационньгх потоков блока, выходы первого и третьего элементов И под- 10 ключены к первым входам первого и второго элементов ИЛИ первой группы соответственно, выходы второго и четвертого элементов И подключены к входам первого .и второго элементов задержки соответственно, выходы которых подключены к вторым входам первого и второго элементов ИЛИ первой группы соответственно, первые входы элементов ИЛИ второй группы 20 подключены к соответствующим входам

У адреса блока, 1 -й выход c --й "линии задержки (1=1, 2, 3; j =1, 2, 3) подключен к второму. входу г -го элемента ИЛИ второй группы (=3 (1 -1)+ ), 25 выход каждого элемента ИЛИ второй группы подключен к соответствующему выходу адреса блока, второй выход первой линии задержки подключен к выходу признака центрального элемен- З » та блока.

Блок контроля количества плоскостей содержит два счетчика, два компаратора, два формирователя сигналов, четыре элемента ИЛИ, три элемента И, З5 линию задержки, элемент задержки, причем выход первого формирователя сигналов подключен к выходу очередности масок блока, вход формирователя сигналов подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу первого эле.мента И, а второй вход первого элемента ИЛИ объединен с первым входом второго элемента ИЛИ и подключен к выходу линии задержки, вход сброса первого счетчика подключен к выходу второго элемента ИЛИ, второй вход которого объединен с входом сброса второго счетчика и подключен к соответ- о ствующему входу блока, первый вход первого элемента И через элемент задержки подключен к входу управления первого счетчика и входу разрешения сброса блока, счетный вход первого счетчика подключен к счетному входу блока, прямые выходы первого счетчика подключены к соответствующим входам первого компаратора, выход которого подключен к инверсному входу первого элемента И, входу второго формирователя сигналов, первым входам второго и третьего элементов И и первому входу третьего элемента

ИЛИ, второй вход которого подключен к управляющему входу блока, выход третьего элемента ИЛИ подключен к входу управления второго счетчика, счетный вход которого подключен к выходу четвертого элемента ИЛИ, первый вход которого подключен к выходу второго формирователя сигналов, а второй вход — к информационному входу блока, прямые выходы второго счетчика подключены к соответствующим входам второго компаратора, выход которого подключен к второму прямому входу третьего элемента И и второму инверсному входу второго элемента И, выход которого подключен к входу линии задержки и выходу очередности масок блока, выход третьего элемента И подключен к вьгходу "Останов блока".

Блок контроля количества элементов в строках изображения содержит счетчик, четыре триггера, компаратор, два формирователя сигнала, четыре элемента И, три элемента ИЛИ, первую и вторую группы элементов ИЛИ, линию задержки, причем выход первого элемента И подключен к выходу уравновешивания информационных потоков блока, первый и второй входы первого элемента И подключены к прямым выходам первого и второго триггеров соответственно, вход данных первого триггера объединен с первым входом второго элемента И и подключен к информационному входу блока, вход управления первого триггера подключен к первому управляющему входу блока, второй вход второго элемента И подключен к второму управляющему входу блока, выход второго элемента И подключен к первому входу первого элемента ИЛИ первой группы элементов ИЛИ, второй вход которого подключен к входу запуска блока, а третий вход первого элемента ИЛИ первой группы объединен с первым входом первого элемента ИЛИ второй группы и подключен к выходу первого формирователя сигналов, выход которого подключен также к счетному выходу блока, второй вход первого элемента ИЛИ второй группы

1136179

1О объединен с первым входом первого элемента ИЛИ и подключен к, выходу второго формирователя сигнала:, выходкоторого подключен также к выходу признака режима работы блока, выходы 5 первых элементов ИЛИ первой и второй групп подключены к объединенным первым входам второго и третьего элементов ИЛИ каждой группы, вторые входы — прямой и инверсный — второго 10 и третьего элементов ИЛИ каждой группы объединены с вторым входом первого элемента ИЛИ и подключены к третьему управляющему входу блока, выход первого элемента ИЛИ подключен к 15 входу сброса счетчика, выходы вторых элементов ИЛИ каждой группы подключены к входам 1 второго и третьего триггеров соответственно, выходы третьих элементов ИЛИ каждой группы 20 подключены к входам К второго и третьего триггеров соответственно, прямой выход второго триггера подключен к первому входу третьего элемента И, первый вход которого под- 25 ключен к входу признака загрузки последнего элемента блока, выход третьего элемента И подключен к входу второго формирователя сигналов, прямой выход третьего триггера под- gp ключен к первому входу четвертого элемента И, второй инверсный вход которого объединен с входом первого формирователя сигналов, первыми входами второго и третьего элементов

ИЛИ и подключен к выходу компаратора, выход которого также подключен к выходу сигнала сброса блока, вторые входы — прямой и инверсный - второго и третьего элементов ИЛИ объединены 40 и подключены к третьему управляющему входу блока, выход четвертого элемента И подключен к объединенным управляющему входу счетчика и входу линии задержки, выход которой являет 45 ся выходом циклического сдвига блока, выходы второго и третьего элементов ИЛИ подключены к J и К входам первого триггера соответственно, прямые выходы счетчика подключены к соответствующим входам компаратора, входы синхронизации счетчика и второго триггера подключены к соответствующим входам блока.

На фиг. 1 изображена функциональ- 5 ная схема устройства; на фиг. 2— блок управления; на фиг. 3 — блок формирования адресов; на фиг. 4— блок хранения масок; на фиг. 5а-в— основные конфигурации окон (скрестностей центрального элемента), используемых для анализа изображений (на фиг. 5а — окно из 9 элементов, на фиг. 5б — окно из 5 элементов, на фиг. 5в †окно из семи элементов)

l на фиг. 6-9 — схемы блоков контроля количества элементов в строках изображения, контроля количества плоскостей, буферных регистров масок и ( коммутатора масок.

Многофункциональное устройство. содержит блок 1 управления, блоки 2 формирования адресов, блоки 3 хранения масок, табличные запоминающие блоки 4, элементы И 5, шину 6 входных данных, шину 7 адреса, шину 8 команд, шину 9 выходных данных, линию 10 данных.

Блок 1 управления содержит дешифратор 11, блок 12 контроля количества элементов в строках изображения, блок 13 контроля количества плоскостей, блок 14 буферных регистров масок, коммутатор 15 масок, управляющие входы 16, информационный вход

17, управляющие выходы 18-22 с первого по пятый, групповые выходы 23 связи с блоками хранения масок.

Блок 2 формирования масок содержит элементы НЕ 24, элементы И 25, элемент 26 задержки первой группы.

Элементы ИЛИ 27 первой группы, элементы 28 задержки второй группы, элементы ИЛИ 29 второй группы, уп-, равляющий вход 30, информационные входы 31 первой группы, информационные входы 32 второй группы, выходы 33 связи, выход 34 признака центрального элемента.

Блок 3 хранения масок содержит первый элемент ИЛИ 35, элементы

НЕ 36, восемь пар элементов И 37 первой группы, элементы ИЛИ 38, восьмиразрядный регистр 39, элементы

И 40 второй группы, второй элемент

ИЛИ 41, сдвиговый регистр 42, первый управляющий вход 43, информационный вход 44, второй и третий управляющие входы 45 и 46, входы 7 связи, выход 48 признака маскирования.

Блок 12 контроля количества элементов в строках изображения содержит триггеры 49-52, счетчик 53, формирователи 54 и 55 сигналов, элементы

И 56-59, элементы ИЛИ 60-68, компаратор 69, линию 70 задержки.

1136179

12 рисхемные шины связи вводится скорректированная информация о характеристиках подполей (корректировка производится параллельно и незави5 симо от работы ПЭ). Выдача резуль татов обработки на каждом этапе начинается с третьего такта, где задержка определяется требованием подготовки информации для ТЗБ. Таким образом, скорость работы устройства определяется величиной (2) / = nf, Блок 13 контроля количества плоскостей содержит элементы ИЛИ 71-74, счетчики 75-76, компараторы 77-78, формирователи .79-80 сигналов, элемент 81. задержки, линию 82 задержки, элементы И 83-85.

Блок 14 буферных регистров масок содержит элементы ИЛИ 86-89, элементы

И 90-94, формирователь 95 сигналов, регистр 96, группу регистров 97.

Коммутатор 15 масок содержит элементы И 98-105, первую группу элементов И 106, вторую группу элементов

И 107, третью группу элементов

И 108, элемейты ИЛИ 109-116, элемент

24 содержит элемент ИЛИ 117, селектор 118, регистрьг 119-121, группу регистров 122.

Предлагаемое устройство ориентировано на логическую обработку двух- 20 градационных изображений. Однако возможности устройства позволяют использовать его также дл>. целей квантования по порогу rn -разрядных двоичных чисел (m>9). При этом прием информации, принятие решения и выдача результата производятся на каждом такте работы такого устройства обработки, где тактовая частота ограничена сверху только временем 39, обращения к табличному запоминающе му блоку.

Специфика работы устройства состоит в том, что исходная информация исследуется параллельно-последовательно: параллельно по строкам изображения, последовательно по элементам строк. При этом информация разбита на Ф потоков, где отдельный поток включает информацию от центральной 4р и двух смежных строк. В соответствии с этим в конструктивном плане устройство состоит .из процессорных элементов (ПЭ), каждый из которых включает запоминающий блок (табличный — ТЗБ) 45 на 512 бит, блок формирования адресов ТЗБ, блок хранения масок и элемент И. ПЭ идентичны друг другу и работают под управлением одного блока управления (БУ). 0

Таким образом, для обработки одного кадра бинарного изображения размерности MN требуется N/n этапов (или проходов), где отдельный этап обработки состоит из М тактов — чис- 55

Ф ла элементов в строке кадра. Перед началом каждого этапа обработки блоком управления во все ПЭ через внутгде n — количество ПЭ (одновременно обрабатываемых точек изображения п Н);

f — тактовая частота работы устройства, не зависящая от тактовой частоты управляющей 3ВМ (или любого другого внешнего устройства управления) на весь период обработки кадра.

Специально организованная исходная информация, хранимая в соответствующих устройствах памяти, поступает с шины входных данных на трехраэрядные линии задержки блока формирования адресов либо непосредственно, либо через одноразрядные элементы задержки в зависимости от состояния схемы переключения, определяемой

БУ (конкретно-- блоком контроля количества. элементов в строках изобра жения, фиг. 2). Трехразрядные линии задержки формируют содержимое 9-разрйдного регистра адреса ТЗБ. Считывани