Матричный вычислитель

Матричный вычислитель

Иллюстрации

Показать все

Реферат

 

MATPtHHbtfi ВЫЧИСЛИТЕЛЬ, содержащий (и-1) блоков суммирования и (п-2) элементов И (где празрядность операндов J, о т л и ч а ю щ и и с я тем, что, с целью расширения его функциональных возможностей путем обеспечения возможности вычисления произведения двух величин, помимо вычисления квадратного корня, в него введены h групп элементов И по Г| элементов в каждой и (rt-1) одноразрядных коммутаторов, причем первый блок суммирования содержит (h+2)разрядный сумматор и (п-1)-разрядный дополнительный сумматор, входы разрядов . .первого операнда которого соединены соответственно с выходами (h-l) старших разрядов (п+2)-разрядного сумматора, входы с второго по (п-1) разрядов второго операнда (п-1) разрядного дополнительного сумматора первого блока суммирования соединены с шиной логической единицы , входы разрядов с второго по (П-И)-й первого операнда (п+2)-разрядного сумматора первого блока суммирования соединены соответственно с выходами элементов И первой группы , входы разрядов с третьего по (и+2)-й второго операнда (п+2)-разрядного сумматора первого блока суммирования соединены соответственно с выходами элементов И второй группы , каждый одноразрядный коммутатор содержит элемент И и элемент ИЛИ, выход которого соединен с первым входом элемента И того же одноразрядного коммутатора, вход задания режима устройства соединен с вторыми входами элементов И всех одноразрядных коммутаторов и инверсными входами всех элементов И, j- и блок суммирования содержит ( ft+2)-разрядный сумматор , (j +3 )-разрядный дополнитель- . ный сумматор, (-1) сумматоров по модулю два (,n-l) и элемент ИЛИ, входы разрядов первого операнда (J+3)-разрядного дополнительного сумматора соединены с выходами соответственно (j+3)-x старших разрядов . (п+2)-разрядного сумматора, выходы сумматоров по модулю два соединены 4 с входами разрядов, начиная со вто- iifc рого, второго операнда (/+3)-разряд- О) ного дополнительного сумматора, пер- 4 вый и второй входы элемента ИЛИ j-ro блока суммирования соединены соответственно с выходами переноса (п+2)-раз рядного сумматора и (j+31-разрядного дрполнительного сумматора этого же блока суммирования, выход элемента ИЛИ -го блока суммирования соединен с входом (-П-го элемента И, выход которого соединен с входом старшего разряда (h+2)-разрядного сумматора (j-l)-ro блока суммирования , первый вход гп-го сумматора по

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„SU„„11374

4(51) С 06 Р 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ " н автаоснаию свиатвъстви

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3551283/24-24 (22) 09.02.83 (46) 30.01.85. Вюл. № 4 (72) Г.Е.Пухов, А.И.Стасюк, Ф.Е.Лисник и К.И.Рогозин (71) Киевский ордена Трудового

Красного Знамени институт инженеров гражданской авиации (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 773617, кл. G 06 F 7/552, 1978.

2. Авторское свидетельство СССР № .857981, кл. G 06 F 7/552, 1979 (прототип). (54) (57) "1АТРИЧНЬП1 ВЫЧИСЛИТЕЛЬ, содержащий (n-1) блоков суммирования и (n-2) элементов И (где n — разрядность операндов 7, о т л н ч а ю— шийся тем, что, с целью расширения его функциональных возможностей путем обеспечения воэможности вычисления произведения двух величин, помимо вычисления квадратного корня, в него введены в групп элементов И по ь элементов в каждой и (n-1) одноразрядных коммутаторов, причем гервый блок суммирования содержит (а+2)разрядный сумматор и (п-1)-разрядный дополнительный сумматор, входы разрядов..первого операнда которого соединены соответственно с выходами (n-1) старших разрядов (n +21 разрядного сумматора, входы с второго по (n-1) разрядов второго операнда (n-1) разрядного дополнительного сумматора первого блока суммирования соединены с шиной логической единицы, входы разрядов с второго по (n+l)-й первого операнда (n+2)-разрядного сумматора первого блока сумпирования соединены соответственно с выходами элементов И первой группы, входы разрядов с третьего по (n+2)-й второго операнда (n+2) †разрядного сумматора первого блока суммирования соединены соответственно с выходами элементов И второй группы, каждый одноразрядный коммутатор содержит элемент И и элемент ИЛИ, выход которого соединен с первым входом элемента И того же одноразрядного коммутатора, вход задания режима устройства соединен с вторыми входами элементов И всех одноразрядных коммутаторов и инверсными входами всех элементов И, j — и блок суммие рования содержит (+21-разрядный сумматор, (j+3 1-разрядный дополнительный сумматор, (j -1) сумматоров по модулю два (j=2,п-l) и элемент ИЛИ, входы разрядов первого операнда (j+3)-разрядного дополнительного сумматора соединены с выходами соответственно (j+3)-х старших разрядов (и+2)-разрядного сумматора, выходы сумматоров по модулю два соединены с входами разрядов, начиная со второго, второго операнда (j+3)-разрядного дополнительного еумматора, первый и второй входы элемента ИЛИ j-го блока суммирования соединены соответственно с выходами переноса (n+2)-раз. рядного сумматора и (j+31-разрядного дополнительного сумматора этого же блока суммирования, выход элемента

ИЛИ j-ro блока суммирования соединен с прямым входом (j-J)-го элемента И, выход которого соединен с входом старшего разряда (n+2)-разрядного сумматора (j-l)-го блока суммирования, первый вход rn-го сумматора по

1137464 модулю два 1-го блока суммирования соединен с выходом элемента И (и-2-т)-го одноразрядного коммутато-. ра (m=T, j -1), вторые васам сумматоров по модулю два j-го блока суммирования соединены с выходом элемента И 1-ro одноразрядного коммутатора, выходы элементов И е-х одноразрядных коммутаторов (t =I,.n-1) являются соответственно выходами старших разрядов результата вычисле-. ния квадратного корня устройства, выход и-го разряда реэультата.вычисления квадратного корня которого является выходом переноса дополнительного сумматора (n-1)-го блока суммирования, первый и второй входы элемента ИЛИ j-ro одноразрядного коммутатора соединены соответственно с выходами переносов (+3)-разрядного дополнительного сумматора (j-1)-го блока суммирования и (и+2)разрядного сумматора 1-го блока сум— мирования, входы элемента ИЛИ первого одноразрядного коммутатора соединены с выходом старшего разряда и с выходом переноса (n+2)-разрядного сумматора первого блока суммирования, выходы старших разрядов дополнительных сумматоров являются соответственно старшими разрядными выходами резуль-

Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного вычисления функций Ы=М и о = х .

Известно устройство, содержащее (n I) сумматоров, и сумматоров по модулю два, группы из и элементов

ИЛИ, группы элементов НЕ и (n-2) >0 дополнительные группы из (й -i-1) сумматоров по модулю два в каждой, причем выход j-rî одноразрядного сум. матора i-го сумматора еоединен с первым входом f-го одноразрядного . 15 сумматора (1-1)-ro сумматора (1

1,2,..., n — 1+1) (1 =1,2,...,6-2), а вторые входы 1-х одноразрядных сумматоров (i -1)-го сумматора.подключены к выходу переноса первого д тата вычисления произведения двух ве,личин устройства, младшими разрядными выходами результата вычисления произведения двух величин которого являются соответственно выходы дополнительного сумматора (и — 1}-го блока суммирования, разрядные выходы с второго по (n -II-й разряд дополни-! тельного сумматора и разрядные выходы с по (n+2) и разряд (и+2) -разрядного сумматора первого блока сум " мирования соединены с первыми входами соответствующих разрядов (n +2)-разрядного сумматора второго блока суммирования, разрядные выходы дополнительного сумматора j-го блока суммирования соединены соответственно с входами первого операнда (ь+2)-разрядного сумматора (j+1)— го блока суммирования, разрядные входы второго операнда (n+2) †разрядн сумматоров j-x блоков суммирования соединены соответственно с выходами элементов И j — и группы, первые входы элементов И с первого по и-й всех групп соединены соответственно с разрядными входами первого операнда устройства, вторые входы элементов И каждой группы объединены и соединены соответственно с разрядными входами второго операнда устройства.

2 одноразрядного сумматора i-го сумь1атора (1).

Недостатком известного устройства являются ограниченные функциональные воэможности, так как в устройстве вычиспяется только корень квадратный произвольного числа.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее (n-I)J сумма— торов, группы сумматоров по модулю два, элементы ИЛИ, элементы НЕ, груп. пы из (n-2) элементов И и шину логической единицы, причем выход каждого (1+!)-ro разряда j-го сумматоРа (1=1у2,...,в+2, 1 =1,2,...,п-2) соединен с первым входом i-ro раз ряда (j+I)-ro сумматора, а второй вход первого одноразрядного сумматора (i +I)- го сумматора соединен с

15

3 11374 выходом переноса первого одноразрядного сумматора 1-го сумматора (23.

Ограниченные функциональные возможности обусловлены тем, что в известном устройстве вычисляется о(,= Уу, а не вычисляются зависимос— ти с(.= Уху и с =ху.

Целью изобретения является расширение функциональных возможностей устройства за счет получения возможности вычисления произведения двух величин.

Поставленная цель достигается тем, что матричный вычислитель, содержащий (n -1) блоков суммирования и (n-2) элементов И (где разрядность операндов ), дополни— тельно содержит групп элементов И по и элементов в каждой и (n -1) одноразрядных коммутаторов, причем первый блок суммирования содержит (n +2)-разрядный сумматор и (ь -))— разрядный дополнительный сумматор, входы разрядов первого операнда которого соединены соответственно с выходами (n 1) старших разрядов (в +2) разрядного сумматора, входы с вто— рого по (h-1)разрядов второго операнда (n-1)-разрядного дополнительного сумматора первого блока суммирования соединены с шиной логической

30 единицы, входы разрядов с второго по .(n +l)-й первого операнда (n+2)— разрядного сумматора первого блока суммирования соединены соответствен но с выходами элементов И первой груп 5 пы, входы разрядов с третьего по (n+2) é второго операнда (n+2 )-разрядного сумматора первого блока суммирования соединены соответственно с выходами элементов И второй груп- 40 пы, каждый одноразрядный коммутатор содержит элемент И и элемент ИЛИ, выход которого соединен с первым входом элемента И этого же одноразрядного коммутатора, вход задания режи- 4» ма устройства соединен с вторыми входами элементов И всех одноразрядных коммутаторов и инверсными входами всех элементов И, j-й блок суммирования содержит (и+2) †разрядн сумма- SO тор, ()+3)-разрядный дополнительный сумматор, (j-1) сумматоров по модулю два (j =2, п-1 ) и элемент

ИЛИ, входы разрядов первого от еранда (j+3)-разрядного дополнитель- 55 ного сумматора соединены с выходами соответственно (j+3)-старших разрядов (n+2) -разрядного сумматора, выходы сумматоров по модулю два соединены с входами разрядов, начиная с второго, второго операнда (j +3) разрядного дополнительного сумматора первый и второй входы элемента ИЛИ

j-го блока суммирования соединены соответственно с выходами переноса (и+2)-разрядного сумматора и (j+3)-разрядного дополнительного сумматора этого же блока суммирования, выход элемента ИЛИ I — го блока суммирования соединен с прямым вхо,цом (j-1)-го элемента И, выход которого соединен с входом старшего разряда (n +2)-разрядного сумматора (j-1) — го блока суммирования, первый вход ю-го сумматора по модулю два

j — го блока суммирования соединен с выходом элемента И (л-2- )-го одноразрядного коммутатора(m=1, j-l), вторые входы сумматоров по модулю два j-го блока суммирования соединены с выходом элемента j — го одноразрядного коммутатора, выходы элементов И -х логических блоков (2=1, п-1) являются соответственно выходами старших разрядов результата вычисления квадратного корня устройства, выход n-ro разряда результата выполнения квадратного корня кото— рого является выход переноса дополнительного сумматора (n †)-го блока суммирования, первый и лторой входы элемента ИЛИ -го одноразряд1 ного коммутатора соединены соответственно с выходами переносов (j+3)разрядного дополнительного сумматора (1 †1 ) — го блока суммирования и (n+2)— разрядного сумматора j-ão блока суммирования, входы элемента ИЛИ первого одноразрядного коммутатора соединены с выходом старшего разряда и с выходом переноса (n+2)-разрядного сумматора первого блока суммиро-.. вания, выходы старших разрядов .дополнительных сумматоров являются соответственно старшими разрядными выходами результата вычисления произведения двух величин устройства, младшими разрядными выходами результата вычисления произведения двух величин которого являются соответственно выходы дополнительного сумматора (n — 1)-го блока суммирования., разрядные выходы со второго no(n-1) — и разряд дополнительного сумматора и разрядные выходы с л по (о+2)-й разряд (и +2)разрядного сумматора первого блока суммирования соединены с первыми вхо7464

Ф 113 дами соответствующих разрядов (+2>разрядного сумматора второго блока суммирования, разрядные выходы дополнительного сумматора j-гО блока суммирования соединены соответственно с входами первого операнда (п+2)-разрядного сумматора (j+I)-ro блока суммирования, разрядные входы второго операнда (и+2}-разрядных сумматоров j-x блоков суммирования сое динены соответственно с выходами элементов И «-й группы, первые входы элементов И с первого по и -й всех групп соединены соответственно с разрядными входами первого операнда устройства, вторые входы элементов И каждой группы объединены и соединены соответственно с разрядными входами второго операнда устройства.

На фиг.I приведена блок-схема матричного вычислителя для случая, когда информация представляется и-"5 двоичными разрядами; на фиг.2 — блоксхема одноразрядного коммутатора;

1 х

2 з

9 2 х х з х на фиг.3 — блок-схема,нервого блока 25 суммирования; на фиг.4 — блок-схема

1-го блока суммирования (1=3}, Матричный вычислитель (фиг.1} содержит блоки суммирования 1, элементы И 2, группы элементов И 3, одноразрядные коммутаторы 4, разрядный вход первого и вход второго операн- Я+ дов устройства соответственно 5 и 6, . разрядный выход результата вычи«уления квадратного корня 7, разрядный выход старших разрядов и младших + +Д+

35 разрядов результата вычисления произведения двух величин соответственно

8 и 9, вход выбора режима устройства

l0. Одноразрядный коммутатор {фиг.2} содержит элемент И 11, элемент ИЛИ 12.

Первый блок суммирования (фиг.3} содержит (n+2) -разрядный сумматор 13, (n - I } -разрядный дополнительный сумма- тор 14. 1-й блок суммирования (фиг.4} „

45 содержит (и+2)-разрядный сумматор 13, (5+3 }-разрядный дополнительный сумматор 14, элемент ИЛИ,15, сумматоры по модулю два 16.

ЗО х у — «+Ы

Ы Ы. — 0(Ы

f3+xy+xP+xy- Ы- Ы

Ю - О«О

Вз аа. 3«« ху+ху+хуху+ху5Ф +5

Обозначим в выражении (2Гвектор

t х х ... х и векторы

"*" - «) Я ) . с1, .0 al; Ы Ы 1 с 0 Ы О((««. 1 чМ, 1 2 Э 3

1 ° ° ° ф

Ы .0 аС. а af ° ° ° о

1=2,3,,и.

Матричное вычислительное устройство работает в режиме вычисления

d,= }ху и в режиме «» = x> . Предполагается, что устройство предназначено для реализации вычисления значения мантиссы О при представлении информации в форме с плавающей запятой, т.е. Х, У и af как 2 1 х, 2 2 и

2"О, поэтому диапазон изменения переменных равен 0,5 с х < I, 0,5<3 < 1

Режим вычисления Ы = ху

Для вычисления мантиссы d, представим выражение a(= Гху как

X)-oL =0 и запишем в разрядной форме г.

° уч рч ч 1 2 ht ч «2 ni

ГДЕ Ы= О

IP ч Ф г 25, ««О= О О ... О "-,разрядный вектор, представляющий собой разрядное изображение чисел О(, у и О. разрядная матрица, представляющая собой разрядное изображение Ы««Х««1х«п*з.

Запишем выражение (IJ в развернутой форме при и=5

22 «З 2 аЗ «а ху+ху+ху — 4 — Ы à - с4 ху+ху+ху+ху+ху- с — Ы вЂ” И

5% 42 93 2+ «З 3 $4, 25

7. 1.137464

Первый разряд (искомого вектора определяется по выражению

1{1} - {3)

Ы,=Ем х о(- где f х — значение переноса из

5 ст арше го разряда и з и а. чение старшего разряда вектора х ч (1}

y(1} Ч 1 ч2 полученного как сумма х(=ху + ху

10 (4) 15 при (,. } °

0 f =0.в соответствии с выражением (2}.

Каждый -й разряд (1 1,2,3,...,n) искомого вектора определяется по выражению

1 f(}=1 где f — значение переноса из старшего разряда вектора, . х — определяемого на основании

Ч(i)

20 выражения ч(21 v(1} ч (1}

Х =х ч(ц Ч(2} -2 у 3 V(2} р} (s) х =х +2 ху-Ы 8

Ч{4} y(g} -У ч 4 v(j} (4.)

x =x +л худ Е 25 ч(1} V(i-1) -(i-1} Ч i "(1-1} (i)

x = x +Z x}} i}(Е, i 2,3,...n (i}

E — величина, принимающая значения

-(i-2) (i-4}

2 =1 а(1) ари (ь)

-2

F- = -(1-2) (1-1), 30

=0, i"-2,3,...,п

При реализации вычислений в соответствии с (4-61 возможен следующий случай. Если в результате 1-й реайизации выражения (5 ) оказалось, что

cc; — О, а при следующей реапизации вы35 ражения (5!. (т.е. 1= 1+1) значение

;переноса из старшего разряда вектора

t (в выражении (5) с(1" } М (} +2 1 хчу paB.:но единице, то нринимется, что а(!

40 и вычислительный процесс продолжа ется аналогично.

Режим вычисления Ю=ху.

Запишем следующие разрядные векторы а =* 0 О О 1 1 1 ,,(" - Î. Î Î О О 1 ж

v 4

Ф

t S0

0 0 0 О О 1 1 (7)

Представим выражения о(=ху в Разряд иой форме

%y — х = о; . (8)

v Ъч

С

Мантисса Ы=ху иа основании выраже- . ния (8 } по аналогии с вычислительным процессом (3-6) и в силу выражения (7) вычисляется как

8. v(Z} ч 1 -1Ч 2 (1} ч{1) (1)

1х = ху+2х ъ — о{ =х -д{ y(f) v(2} -2 ч 3 v {2)

Х "-х +2 ху+о{, v(4) v(3} -3 ч 4 v (3} (э) х =х +2 ху+о(v{i} y(i-1} -{i-1) v 1 V(i-1) х =Х +2 ку+Ы

v(n } v(n-1} -(11- Ц ч и ч (n-1)

aL =" =х +2 ху+ (Работа матричного вычислителя происходит следующим образом.

Режим вычисления е = (ху. При подаче на вход первого операнда 5 энаЧ чения Х, на вход второго операнда

6 (K=},2,... n) значения У и на вход выбора режима устройства 10 значения

"l" в устройстве протекает переходной процесс. После кончания переходного процесса на выходе каждой группы элементов И 3, начиная с первой, в соответствии с (2) образуются часЧ1 СС2 ч тичные произведения ХУ, ХУ,...,Х1 первые два из которых поступают на первый и второй входы первого блока суммирования 1, а каждое последующее частичное произведение поступает на вторые входы соответствующего } — го блока суммирования 1. В первом блоке суммирования 1 вычисляется векч(1} v1 1 у2 тор х =ху + — — ху и моделируется

2 соответственно первая строка выражения (5). Во втором, третьем и четвертом блоке суммирования 1 моделируются соответственно вторая, третья и четвертая строки выражения (5). При этом на выходе первого одноразрядного коммутатора 4 по выражению (3) образуется значение первого разряда А у искомого вектора oL, на выходе каждого последующего одноразрядного коммутатора по выражению (4) образуется очередное значение искомого

Y вектора о(, которые поступают на выход результата 7. Если при 1-й реализации выражения (5) на выходе (1+1)-го одноразрядного коммутатора

i j1

4 оказалось, что ес =О, а при последующей реализации выражения (5) значение первого переноса (1+1)-го блока суммирования l равйо единице, то оно через второй вход (i+1)-го одноразрядного коммутатора поступает на (f +i)-й разряд результата 7.

iÔ1

Благодаря этому и =1 и вычислительный процесс продолжается аналогично в соответствии с (4-6 ). Режим вычисления ф(=ХУ. На вход выбора резима устройства 10 подается нулеBoff сигнап, благодаря чему на выхо9 11374 дах одноразрядных коммутаторов 4 и соответственно на управляющих входах блоков суммирования 1, начиная со .. второго, образуются нулевые сигналы, первый вход суммирования 1 построен на вычитание, а все остальные— на сложение. Кроме того, выход переноса каждого (+1)-го блока суммирования через элемент И 2 соединяется с вторым входом второго раз- 10 ряда j-ro блока суммирования I.

После подачи исходной информации на первый 5 и второй 6 входы устройства в нем протекает переходной процесс. Когда переходной процесс в уст- 5 ройстве закончится, .на выходах групп элементов И 3 образуются частичные произведения ХУ,...,ХУ, в первом блоке суммирования I реализуется первая строка выражения (9), а во

64 втором, третьем и четвертом сумматорах I реализуются соответственнд третья, четвертая и пятая строка выражения (9). Благодаря этому на выходе 8 (ъ=1,2,..., p 11 и выходе 9 последнего блока суммирования 1 образуется соответственно (n-1) и (и+1) разрядов, начиная со старшего искомого вектора

Введение новых элемечтов, т.е. групп элементов Ии (n-1.1 логических элементов, а также связей между ними, позволяет в отличие от прототипа, в котором вычисляется только функция о(,=fy,в предлагаемом устройстве вычислять любые функции о =Гу, Ы = fy>, oL= /ху, g=y и oL=xy з а время, равное переходному п роцессу в устройстве.

1137464.1137464

Составитель А. Казанский

Техред Т. Дубинчак Корректор Н. Король

Редактор А.Долинич

Филиап ППП "Патент", г.Ужгород, ул.Проектная,4

Заказ !0525/36 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35., Раушская наб., д. 4/5