Ячейка памяти

Ячейка памяти

Иллюстрации

Показать все

Реферат

 

ЯЧЕЙКА ПАМЯТИ, содержащая в каждом из четырех каскадов первый и второй п - р - п ключевые транзисторы , база пердого п - р - п ключевого транзистора соединена с первым KOJtnejtTopoM второго п - р - п ключевого транзистора, тактирующий п - .р - п-транзистор, база которого соединена с тактовой шиной, опорный п - р - п-транзистор, база которого соединена с эмиттерами п т р - п ключевых транзисторов и общей шиной, a эмиттер - с источником питания, колпекторы - с базами соответствующих п - р - п-транзисторов, отличающая ся тем, что, с целью повышения надежности за счет точной установки выходных значений токов ячейки памяти, в нее введены первый, второй, третий и четвертый п - р -птранзисторы связи, a в каждый каскад, кроме последнего, введены третий п - р - п ключевой транзистор, первый и второй п - р - п согласукнцие транзисторы, в 1етвертый каскад введены первый блокировочный и первый согласующий п - р - п-транзисторы, причем первый коллектор тактирующего п - р - п-транзистора соединен с тактовой шиной, второй коллектор с базой первого п - р - п-транзисто- pa связи, другие коллекторы - с базами и первыми коллекторами третьих п - р - п ключевых транзисторов и вторьми коллекторами вторых п - р - п ключевых транзисторов, первый коллектор первого п - р - п транзисто- pa саязи соединен с базой и первым коллектором второго, п - р - п-транзистора связи, второй коллектор которого соединен с первым коллектором третьего п - р - п-транзистора связи, базой и соответствующим коллектором второго п - р - п ключевого транзистора первого каскада ячейки памяти, второй коллектор третьего п - р - п транзистора связи, соединенный с его базой и входной шиной, подключен к коллектору п - р - п-транзистора связи, база которого соединена с вторым коллектором первого п - р - п4 транзистора связи, первый коллектор О первого п - р - п ключевого транзистора соединен с его базой, второй Sb Dn коллектор соединен с базой первого п - р - п ключевого транзистора последукицего каскада, причем второй коллектор первого согласующего п - р - п-транёистора четвертого каскада соединен с базой первого п - р - п ключевого транзистора первого каскада ячейки памяти, a третий коллектор является выходом ячейки памяти, база второго согласующего п - р - п-транзитора первого, второго и третьего каскадов ячейки памяти соединена с его первым коллектором и вторым коллектором третьего

- СОЮЗ ССВЕТСНИХ

ФЛМЛВЪ

РЕОПУБЛИН

0% (11) 5 А

4(Я) G 11 С 11/40

ГОСУДАРСТВЕННЫЙ НОМИТЕТ COCP

IlD ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н *Bit>PCNOMV СайаатВЪатвм (21) 3416242/24-24 (22) 29.03.82 (46) 15.02.85. Бюл. В 6 (72) Л. К. Самойлов, Н.И. Чернов, Ю.И. Рогозов и В.В. Гайворонский (71) Таганрогский радиотехнический институт им. В.Д Калмыкова (53) 681 327.66(088.8) (56) 1. Авторское свидетельство СССР

У 822370, кл. С 11 С 11/40, 1981.

2. Авторское свидетельство СССР

И 705523, кл. G 11 С 11/40, 1977 (прототип). (54) (57) ЯЧЕЙКА ПАМЯТИ, содержащая в каждом из четырех каскадов первый и второй и — р - n ключевые транзис- торы, база первого и - р — и ключевого транзистора соединена с первым коллектором второго n — р — n ключевого транзистора, тактирующий

n - -p — n-транзистор, база которого соединена с тактовой шиной, опорный

n — р — n-транзистор, база которого соединена с эмиттерами n †-,, р — и ключевых транзисторов и общей шиной, а эмиттер — с источником питания, коллекторы — с базами соответствующих n — р - n-транзисторов, о т л ич а ю щ а я с я тем, что, с целью повышения надежности за счет точной установки выходных значений токов ячейки памяти, в нее введены первый, второй, третий и четвертый и — р — птранзисторы связи, а в каждый каскад, кроме последнего, введены третий

n - -p — и ключевой транзистор, первый и второй n - -p — и согласующие транзисторы, в четвертый каскад введены первый блокировочаый и первый согласующий и - р n-транзисторы, причем первый коллектор тактирующего n — р — n-транзистора соединен с тактовой шиной, второй коллектор— с -базой первого и — р — n-транзистора связи, другие коллекторы — с базами и первыми коллекторами третьих и — р — n ключевых транзисторов и вторыми коллекторами вторых и — р — n ключевых транзисторов, первый коллектор первого n — р — n транзистора саязи соединен с базой и первым коллектором второго, и — р - n-транзистора связи, второй коллектор которого. соединен с первым коллектором третьего n — р — n-транзистора связи, базой и соответствующим коллектором 9 второго и — р — и ключевого транзис- . тора первого каскада ячейки памяти, второй коллектор третьего n — - р — n транзистора связи, соединенный с его базой и входной шиной, подключен к коллектору и — р - n-транзистора связи, база которого соединена с вторым коллектором первого и — р — птранзистора связи, первый коллектор первого и — р †. n ключевого транзистора соединен с его базой, второй коллектор соединен с базой первого ,и — р - и ключевого транзистора последующего каскада, причем второй коллектор первого согласующего и — р — n- paalac opa четвертого каскада соединен с базой первого и — р — и ключевого транзистора пер- ер вого-каскада ячейки памяти, а третий коллектор является выходом ячейки памяти, база второго согласующего и .- р - n-транзитора первого, второго и третьего каскадов ячейки памяти соединена e eFo первым коллектором и вторым коллектором третьего

1140165

n - -p - n ключевого транзистора и третьим коллектором второго n — - р — n ключевого транзистора, второй коллектор второго n — р — и согласующего транзистора соединен с базой и соответствующим коллектором второго

n — р — и ключевого транзистора поФ

Изобретение относится к вычитательной технике и предназначено для построения БИС.

Известны инжекционные ячейки памяти, содержащие триггер на 5

n - р - и-транзисторах и инжектирующие р — n — - р-транзисторы, коллекторы которых соединены с базами

n - р - n-транзисторов t.13.

Недостатками известных ячеек 10 являются незначительные функциональные возможности, ограниченные одновходовой операцией сдвига информации, и ограничение по количеству запоминаемых входных уровней; . 15

Известна также схема динамичес1 кого логического элемента, содержащего триггер на a - р - n-транзисторах, инжектирующие р - n " ртранзисторы, базы которых соединены 20 с эмиттерами и — р — n-транзисторов и шиной нулевого потенциала.

Схема имеет более широкие функциональные воэможности, однако может оперировать цифровыми сигнала- 25 ми лишь двух логических уровней.

Наиболее близкой к предлагаемой является ячейка памяти, которая содержит триггеры-компараторы, входной р — n — - р-транзистор, коллекто- Зр ры которого соответственно соединены с базами первых a — р — и-транзисторов триггеров, схема содержит также блокировочный многоколлекторр и транэисторв опорны 35 многоколлекторный р - n - р-транзистор, р - n - -p-транзистор связи, коллекторы которого соответственно соединены с базами триггеров-компараторов, эмиттер - с базой блокиро- 4 вочного транзистора и тактовой шиной, эмиттеры и - р - n-транзисторов и базы р - n — р-транзисторов объединены с шиной нулевого потенциала (2;,. следующего каскада ячейки памя— ти, база и коллектор блокировочного и — р — n — - транзистора подключены к соответствующим объединенным коллекторам пер— вого и второго и — р — n — ключевых транзисторов.

К недостаткам известного устройства относятся использование генератора опорных импульсов; использование различных источников напряжения для записи входной информации и ее хранения, что неизбежно приводит к.неоднозначности результатов; использование в качестве развязывающих горизонтальных р — n — р-транзисторов, которые в силу своей электрофизической симметрии требуют соблюдения строгого потенциального режима, т.е. требуют на выходе устройства.испольэовать схему с низким входным сопротивлением. Все это приводит к усложнению и удорожанию технологии изготовления указанного устройства в микроэлектронном исполнении.

Цель изобретения — повышение надежности ячейки памяти за счет точной установки выходных значений токов.

Поставленная цель достигается тем, что ячейка памяти, содержащая в каждом иэ четырех каскадов первый и второй и — р — n ключевые транзисторы, база первого и — р — n ключевого транзистора соединена с первые коллектором второго и — р — n ключевого транзистора, тактирующий n — - р — n-транзистор, база которого соединена с тактовой шиной, опорный и — р - n-транзистор, база которого соединена с эмиттерами n — р - n ключевых транзисторов и общей шиной, а эмиттер — с источником питания, коллекторы — с базами соответствукнцих n — р - и-транзисторов, дополнительно содержит первый, второй, третий и четвертый и — р — и-транзисторы связи, а в каждый каскад, кроме последнего, вве дены третий n — р — n ключевой тран1140165 зистор, первый и второй n — р — n согласующие транзисторы, в четвер-" тый каскад введены первый блокировочный и первый согласующий n — р — и- транзисторы, причем первый коллектор тактирующего n — р — n-транзистора соединен с тактовой шиной, второй коллектор — с базой первого n — - р — п, транзистора связи, другие коллекторы — с базами и первыми коллектора- 10 ми третьих n — р — n ключевых транзисторов и вторыми коллекторами вторых и — р — n ключевых транзисторов, первый коллектор первого n †р — птранзистора связи соединен с базой 15 и первым коллектором второго n — р - итранзистора связи, второй коллектор которого соединен с первым коллекто- ром третьего n — р — n-транзистора связи, базой и соответствующим кол- 20 лектором второго n — - р — и ключевого транзистора первого каскада ячейки памяти, второй коллектор третьего и - р — n-транзистора связи, соединенный с его базой и входной шиной, подключен к коллектору n — р — птранзистора связи, база которого соединена с вторым коллектором первого

n - р - n-транзистора связи, первый коллектор первого и — р — n ключево- 30

ro транзистора соединен с его базой, а второй коллектор соединен с базой первого n †-. . р — n ключевого транзистора последующего каскада, причем второй коллектор первого согласующего 35

n †- .. р — n-транзистора четвертого каскада соединен с базой первого п — р — и ключевого транзистора первого каскада ячейки памяти; а третий коллектор является выходом ячейки памяти, ба- 4п за второго согласующего п — р — птранзистора первого, второго и третьего каскадов ячейки памяти соединена с его первым коллектором и вторым коллектором третьего n - -p — и клю- 45 чевого транзистора и третьим коллектором второго n — - р — п ключевого транзистора, .второй коллектор второго и - р — n согласующего транзистора соединен с базой и соответствующим gg коллектором второго п — р — п ключевого транзистора последующего каскада ячейки памяти, база и коллектор блакировочного и - р — n-транзистора подключены к соответствующим обьеди- у

Иенньви коллекторам первого и второго п - p — и ключевых транзи1 сторов.

На фиг. 1 приведена электрическая принципиальная схема ячейки памяти для четырехуровневого входного сигнала; на фиг. 2 — функциональная схема устройства, поясняющая принцип ее работы, на фиг. 3 — временная диаграмма работы устройства.

Ячейка памяти (фиг. 1) содержит многоколлекторный и — р — n-транзистор 1, связан тактирующий многоколлекторный n — - р — n-транзистор 2, п — р — n-транзисторы 3, 4 и 5 связи, первые ключевые многоколлекторные и — р — n-транзисторы 6-9, вторые ключевые n — - р — и-транзисторы

10-13, третьи ключевые многоколлекторные п — р — n-транзисторы 14, 15 и 16, блокировочные п — р — ив транзисторы 17-20, согласующие и — р — и-транзисторы 21-27, опорный многоколлекторный p — n — ртранзистор, который для облегчения чтения чертежа обозначен источниками тока, каждый иэ которых есть коллектор опорного р — р — р-транзистора, величина токов обозначена цифрами в относительных единицах, причем величины токов устанавливаются путем изменения соотношений длин базовой и инжектирующей р-областей.

База транзистора 1 соединена с вторым коллектором транзистора 2 и с одним из коллекторов транзистора

28, база и первый KosuteKTop транзистора 2 соединены с тактовой шиной, коллектор транзистора 1 соединен с базой и коллектором транзистора 5 и источником тока величиной 3 едини--.. цы, второй коллектор транзистора 1 соединен с источником тока (О;5 единиц) и базой транзистора 4, коллектор которого соединен с входной шиной, базой и первым коллектором транзистора 3, вторые коллекторы транзисторов 3 и 5, соединены с базой и первым -коллектором транзистора 10, вторые коллекторы, транзисторов 10-13 соединены соответственно с базой и первым коллектором транзисторов 6-9 и вторыми коллекторами согласующих транзисторов 27 ° 21, 23 и 25, коллекторы транзистора 2 соедийены соответственно с базой и первым коллектором транзисторов 14, 15 и 16, третьими коллекторами транзисторов 10, 11 и 12, четвертые коллекторы транзисто ров 10-13 соединены соответственно с коллекторами транзисторов 17-20, .1140165 . вторыми коллекторами транзисторов

6-9, базой и первым коллектором согласующих транзисторов 21, 23, 25

- и 27, пятые коллекторы транзисторов

: 10-13 соединены соответственно с базой транзисторов 17-20 и третьими коллекторами транзисторов 6-9, mecтые коллекторы транзисторов 10-13 соединены с вторыми коллекторами транзисторов 14, 15 и 16, базой и первым коллектором транзисторов 22, 24 и 26.

На фиг. 2 изображены элементы 2834, объединенные в функциональную схему ячейки памяти. 15

Работает устройство в двух режимах: режиме записи и режиме хранения. Для четырехуровневой ячейки подаются тактирующие импульсы амплитудой 2 единицы - для записи, 3 единицы — дпя хранения записанной ин« формации (фиг. 3).

Рассмотрим работу устройства по функциональной схеме (фиг. 2).

Тактирующие импульсы подаются .на входной муль» иппексор — транзисторы

1, 3, 4 и 5 (фиг. 1), который подключает в режиме записи на первые входы элементов 28 и 32 входной ток, а на второй вход элементов 32, 33 30 и 34 — ток, равный 3 единицам в режиме хранения на первые входы элементов 28 и 32 подается сигнал величиной 3 единицы, а на второй вход элементов 32, 33 и 34 — ток величиной 2 единицы. Логические элементы

28-34, реализуют функцию

1.

+ 1 при х в10(х Ф х2) + 1 х2+ 1 при х l х2 40

Если ячейка памяти хранит нулевой сигнал, т.е. на выходе элемента 31 формируется сигнал нулевого уровня, то, так как на втором входе элемен- 45 та 28 формируется сигнал величиной 3 единицы, выход элемента 28 имеет сигнал единичного уровня, на .первом входе элемента 32 формируется сигнал 3 единицы, на втором входе -. g»»

2 единицы, на входе элемента 32— сигнал 3 единицы. Аналогичные значения сигналов формируются на выходах элементов 33 и 34. Таким образом, на выходе элемента 29 присутствует сигнал 2 единицы,иа выходе элемента

30 — 3 единицы, на выходе элемента

31 — нулевой сигнал, который подается на первый вход элемента 28. Следовательно, цепь замкнута и на выходе ячейки памяти постоянно сохраняется нулевой сигнал до прихода импульса записи.

Если по тактовому импульсу на первые входы элементов 28 и 32 подается сигнал единичного уровня, на выходах элементов 28, 29 и 30 сохраняются значения сигналов, равных 1, 2 и 3 единицам, а на выходах элементов 32, 33 и 34 соответственно устанавливаются значения сигналов, равных

2, 3 и 0 единицам. Таким образом, через некоторое время после подачи тактового импульса на первом входе эле .мента 31 формируется сигнал 3 единицы, на втором — О единиц, а на выходе устройства = единичный сигнал, равный входному сигналу (единичный уровень). При этом на выходах элементов 28, 29 и 30 соответственно устанавливаются сигналы 2, 3 и О единиц.

Подача на шину управления сигнала хранения (сигнала трех уровней) приводит к установлению на выходах элементов 32, 33 и 34 уровней сигналов,. равных 3 единицам, а элементы 28-31 сохраняют свое состояние, По данной структуре возможно построить И-уровневую ячейку памяти.

Транзисторы 1-5 (фиг. 1) обеспечивают управление ячейкой памяти, подключают к ней управляющие и входной сигчапы. Элемент 28 (фиг. 2) выполнен-на транзисторах 6, 10, 17 и 27, элемент 32 выполнен на транзисторах

10 и 14 элемент 29 построен на транзисторах 21 22, 7, 11, 15 и 18, элемент 33 — на транзисторах 22, 11, 15 и 18, элементы 30 и 31 соответственно состоят иэ транзисторов 23, 24, 8, 12, 19, 25, 26, 9, 13, 20, элемент 34 построен на транзисторах

24, 12, 16 и 19.

Если ячейка памяти находится в режиме хранения нулевого уровня, то на тактовой шике формируется сигнал 3 единицы (фиг. 3), коплекторный ток транзистора 2 равен 3 единицам, поэтому транзисторы 1, 14, 15 и 16 закрыты. Транзистор 4 открыт и своим коллектором шунтирует вход транзистора 3. Коплекторный ток транзистора 5 равен 3 единицам, поэтому на входе транзистора 10 формируется нулевой входной ток. Так как транзисторы 14, 15 и 16 закрыты, то вход1140

165

7 ной ток транзисторов 22, 24, 26 равен 4 единицам, а входные токи транзисторов 11, 12 и 13 — нулю..Так как ячейка памяти хранит нулевой ток

1 то входной ток транзистора 6 равен нулю, а входной ток транзистора

18 — 0,5 единицам. Так как коллекторные токи транзисторов 6 и 10 равны нулю, то ток, инжектируемый на вход транзистора 21, шунтируется транзистором. 17, поэтому входной ток

Ф ,а следовательно, коллекторный ток транзистора 21 равен нулю. Соответственно, входной ток транзистора 7 равен 3 единицам, а входной ток транзистора 23 — 1 единице. Тогда входной ток транзисторов 8 и 25 равен 2 единицам, входной ток транзистора 27 — 3 единицам, а ток, поступающий на вход транзистора 6, равен О. Таким образом, ячейка памяти приходит в устойчивое состояние.

Предположим, что при переходе ячейки памяти в режим записи (на тактовой шине 2 единицы) на входе формируется ток, равный. 1 единице.

В этом случае транзистор 1 открывается, транзисторы 4 и 5 — закрываются, поэтому входной ток транзистора 10 равен для данного случая 2 ЗО единицам..Входные токи транзисторов

14, 15 и 16 равны единице. Транзистор 14 закрывается транзистором 10, коллекторный ток которого равен 2 единицам, поэтому коллекторный ток . З5 транзистора 14 равен О, а входной ток транзистора 22 — 2 единицам.

Аналогично, входной ток транзисторов 11 — 1 единица, 24 — 3 единицы

У

12 — О единиц, 26 — 3 единицы, 13О единиц. При этом изменяют своизначения входные токи транзисторов .

2 1, 7, 23, 8, 25, 9 и 27, которые становятся соответственно равными

2 1, 3, О, О, 3 и 1. единицам. Таким образом, на выходе устройства устанавливается значение входного тока. После окончания переходного процесса можно подать на тактовую шину значение тока 3 единицы, пере- водя устройство в режим хранения.

Таким образом, устройство позволяет хранить необходимое число уровней входного сигнала, при этом возможна дискретизация аналогового непрерывного входного сигнала по уровню и времени.

В предлагаемом устройстве не используются переинжектирующие р-области, образующие р — и — р-транзисторы, обладающие электрофизической симметрией. Поэтому изобретение позволяет на ЗОЖ и более повысить точность установления (записи) выходных уровней по сравнению с известным устройством. При этом однородность. предлагаемого устройства (так как последнее можно реализова гь на идентичных ячейках) упрощает процесс проектирования, изготовления и тестирования устройства, его эксплуатацию.

1340165

Фю.2 °

ВННИПИ Заказ 266/40 Тнраи 584 Подаисвое

Osmcan HUH %mern", р. Яц ород, уд.3рофзимам,4