1140173 - Асинхронный регистр сдвига (его варианты)

Асинхронный регистр сдвига (его варианты)

Иллюстрации

Показать все

Реферат

.1. Асинхронный регистр сдвига, содержащий ячейки памяти из шести элементов И-НЕ, образующих две симметричные цепочки, в каждой из которых первый вход первого элемента И-НЕ является ее информационным входом , а выход соединен с первыми входами ее второго и третьего элементов И-НЕ, выход -третьего элемента И-НЕ является информационным выходом цепочки , вторые элементы И-НЕ обеих цепочек ячейки памяти образуют RS-TpHrrep, причём информационный выход и управляющий вход каждой цепочки i-й ячейки памяти

СОЮЗ СОВЕТСКИХ

_#_IN

РЕСПУБЛИК

4(51) G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3433140/24-24 (22) 30.04.82 (46) 15.02.85. Бюл. У 6 (72) В.И. Варшавский, В.Б. Иараховский, Л.Я. Розенблюм, А.Р ° Таубин и Б.С., Цирлин (71) Институт социально-экономических проблем АН СССР (53) 681.327.66(088.8) (56) 1. Авторское свидетельство СССР

Ф 728161, кл. G 11 С 19/00, 1980.

2. Авторское свидетельство СССР

У 799009, кл. G 11 С 19/00, 1981 (прототип). (54) АСИНХРОННЫЙ РЕГИСТР СДВИГА (ЕГО ВАРИАНТЫ). (57) .1. Асинхронный регистр сдвига, содержащий ячейки памяти из шести элементов И-НЕ, образующих две симметричные цепочки, в каждой из которых первый вход первого элемента

И-НЕ является ее инфармационнык входом, а выход соединен с первыми входами ее второго и третьего элементов

И-НЕ, выход третьего элемента И-НЕ является информационным выходом цепочки, вторые элементы И-НЕ обеих цепочек ячейки памяти образуют

RS-триггер, причем информационный выход и управляющий вход каждой цепочки i A ячейки памяти (1 < i с и, n вЂ” разрядность регистра) соединены с информационным входом.и управляющим вьмодом соответствующей цепочки (i+1)-й ячейки памяти, при этом информационные входы обеих цепочек первой ячейки памяти регистра являются его информационными входами, а их управляющие вьмоды вЂ” его управляющими выходами, информационные вьмоды обеих цепочек последней ячей..SU. 11 01 A ки памяти регистра являются его информационными вьмодами, а их управляющие входы вЂ” его управляющими входаии, отличающийся тем, Ф что, с целью повышения быстродействия асинхронного регистра сдвига, второй вход второго элемента И-НЕ каждой це" . почки является ее управляющим входом, а выход вЂ” ее управляющим выходом и соединен с вторым входом ее первого элемента И-НЕ, первый вход которого соединен с вторым входом ее третьего элемента И-НЕ, третий вход которого является дополнительным управляющим входом цепочки, причем дополнительный управляющий вход каждой цепочки t.-й I ячейкипамяти соединен с управляющим выходом соответствукщей цепочки (i+2)-й ячейки памяти, при этом управляющие вьмоды обеих цепочек второй ячейки памяти регистра являются его

Фй дополнительными управляющими выходами, а дополнительные управляющие шшь входы обеих цепочек последней eswL ячейки памяти регистра вЂ” его допоп- ко нительными управляющими входами. (2. Асинхронный регистр сдвига, содержащий ячейки памяти из шести элементов И-НЕ, образующих две симме ричные цепочки, в каждой из .«оторых первый вход первого элемента И-НЕ является ее информационйым входом, а выход соединен с первыми входами ее второго и третьего элементов

И-НЕ, выход третьего элемента И-НЕ является информационным выходом цепочки, причем информационный выход и первый управлякиций вход каждой. цепочки i-й ячейки памяти (1 (i с n, n вЂ” разрядность регистра) соединены с информационным входом и управляю1140173 ляющими входами.

20 щим вьмодом соответствующей цепочки (i+1) é ячейки памяти, а ее второй управляющий вход вЂ” с управляющим выходом симметричной цепочки (i+1)-й ячейки, при этом информационные входы обеих цепочек первой ячейки памяти регистра являются его информационными входами, а их управляющие выходы вЂ” его управляющими выходами, информационные выходы обеих цепочек последней ячейки памяти. регистра являются его информационными выходами, а их первые управляющие входы объединены с вторыми управляющими входами симметричных цепочек последней ячейки памяти регистра и являются его управляющими входами, отличающийся тем, что, с целью повышения быстродействия асинхронного регистра сдвига, второй

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных машин.

Известен асинхронный регистр сдви,га содержащий ячейки памяти из четырех элементов И-НЕ каждая ° причем первый, второй и третий элементы

И-НЕ ячейки образуют трехстабильный триггер, первые входы первого и второго элементов И-НЕ являются информационными входами ячейки, а первые входы ее третьего и четвертого элементов И-НЕ вЂ” ее управляющим входом, выходы первого и второго элементов

И-НЕ являются информационными выходами ячейки, а выход третьего элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ:, выход ко торого является управляющим выходом ячейки, информационные и управляющий входы i-й ячейки (1 с i < п, n вЂ” разрядность регистра) соединены соответственно с информационными и управляющим выходами (i-1)-й ячейки, 25 два входа первого и второго элементов

И-НЕ i-й ячейки и третий вход ее . четвертого элемента И-НЕ соединены соответственно с информационными и управляющим выходами (i+1)-й ячейки, щ а четвертый и пятый входы четвертого элемента И-НЕ i-й ячейки вЂ” с вьмодами вход второго элемента И-НЕ каждой цепочки является ее первым управляющим входом, а выход вЂ” ее управляющим выходом и соединен с вторым входом ее третьего элемента И-НЕ, третий и четвертый входы которого являются соответственно вторым и дополнительным управляющими входами цепочки, причем дополнительный управляющий вход каждой цепочки i-й ячейки памяти соединен с управляющим выходом соответствующей цепочки (i+2) и ячейки памяти, при этом управляющие выходы обеих цепочек второй ячейки регистра являются его дополнительными управляющими выходами, а дополнительные управляющие входы обеих цепочек последней ячейки памяти регистра вЂ” его дополнительными управ2 (i+2) -й ячейки. Быстродействие этого регистра сдвига достаточно высоко .1).

Недостатком известного устройства является избыточность оборудования е

Наиболее близким к предлагаемому является асинхронный регистр сдвига, содержащий ячейки памяти из шести элементов И-НЕ, образукмцих две симметричные цепочки так, что первые элементы обеих цепочек составляют основной, а вторые вЂ” вспомогательный

RS-триггеры ячейки, первый, второй и третий входы первого элемента И-НЕ каждой цепочки являются ее информационным, первым и вторым управляющими входами, а,выход первого элемента

И-НЕ соединен с первыми входами второго и третьего элементов И-НЕ, второй вход которого соединен с выходом второго элемента И-НЕ, а выход является информационным и управляющим выходом цепочки, причем информационный выход и первый управляющий вход каждой цепочки i é ячейки (1 (i си, и вЂ” разрядность регистра) соединены с информационным входом и управляющим выходом соответствующей цепочки (i+1)-й ячейки, а ее второй управляющий вход вЂ” с управляющим выходом противоположной цепочки (i+1) и ячейки, при этом информационные входы

3 . 1140 обеих цепочек первой ячейки регистра являются его "инфоркационнычи входами, а их управляющие вькоды вЂ” его управляющими выходами, информационные выходы обеих цепочек последней ячейки 5 регистра являются его информационными ,вькодами, а их управляющие входывЂ” его управляющими входами. Конструкция описанного регистра достаточно проста 2 1.

Недостатком известного регистра является низкое быстродействие - едвиг на один разряд осуществляется в нем sa время от 4н Ф до 6п Ф в зависимости от информации, записан- 15 ной в регистре, где - задержка элемента И-BE; a - разрядность регистра.

Цель изобретения вЂ” повышение быстродействия асинхронного регистра .20 сдвига.

Поставленная цель достигается

° . тем, что в асинхронном регистре

t сдвига, содержащем ячейки памяти из шести элементов И-НЕ, образующих две симметричные цепочки, в каждой из которых первый вход первого элемента И-НЕ является ее информационным входом, а,выход соединен с первыми входами ее второго и третьего эле- 30 ментов И-НЕ, вькод третьего элемента И-НЕ является информационным выходом цепочки, вторые элементы И-НЕ обеих цепочек ячейки памяти образуют

ВЗ-триггер» причем информационный выход и управляющий вход каждой цепочки i é ячейки памяти (1 4 i (и, в вЂ” разрядность регистра) соединены с информационныи входом и управляющим выходом соответствующей цепочки 10 (i+1)-й ячейки памяти, при этом информационные входы обеих цепочек первой ячейки наияти регистра являются его информационными входаии, . a их управляющие вькоды вЂ” его управ- 4 ляющими выходами „информационные выходы обеих цепочек последней ячейки памяти регистра являются его- информационными выходами, а их управляющие входы - его управляющими входами, второй вход второго элемента

И-НЕ каждой цепочки является ее управляющим входом, а выход вЂ” ее управляющим выходом и соединен с вторым входом ее первого элемента

И-НЕ, первый вход которого соединен. с вторым входом ее третьего элемента И-НЕ, третий вход которого

173 является доп,волнительным упраапяющим входом цепочки причем дополни тельный управляющий вход каждой цепочки i-й ячейки памяти соединен с управляющим выходом соответствующей цепочки (i+2)-й ячейки памяти, при этом управляющие вькоды обеих цепочек второй ячейки памяти регистра являются его дополнительными управляющими выходами, а дополнительные управляющие входы обеих цепочек последней ячейки памяти регистра вЂ” его дополнительными управляющими входами.

Согласно второму варианту выпол нения в асинхронном регистре сдвига, содержащем ячейки памяти из шести элементов И-НЕ, образующих две симметричные цепочки, в каждой из которых первый вход первого элемента

И-НЕ является ее информационным входом, а выход соединен с первыми входами ее второго и третьего элементов И-НЕ, вькод третьего элемента

И-НЕ является информационным выходом цепочки, причем информационный вькод и первый управляющий вход каждой цепоч-. ки т.-й ячейкипамяти (1 (i < п, п вЂ”разрядность регистра) соединены с информационным входом,и управляющий выходок соответствующей цепочки (i+1)-й ячейки памяти, а ее второй управляющий вход вЂ” с управляющим выходом симметричной цепочки (i+1)-й ячейки памяти, при этом инфориационные входы обеих цепочек первой ячейки памяти регистра являются его ин- формационныии входами, а их управляющие выходы вЂ” его управляющими выходами, информационные вькоды обеих цепочек последней ячейки памяти. регистра являются его информационными выходами, а их первые управляющие входы объединены с вторыми управляющими входаии симметричных цепочек последней ячейки памяти регистра и являются его управпяющиьа входами, второй вход второго элемента И-НЕ каждой цепо-си является ее . первым управляющим входом, а вькодвЂ” ее управляющим выходом и соединен с вторым входом третьего элемента И-НЕ, третий и четвертый входы которого являются соответственно, вторым и дополнительным управляющими входаии цепочки, причем дополнитепьный управляющий вход к ждой цепочки i-й ячей- .. ки памяти соединен с управляющим выходом соответствующей цепочки

ll40l73 (+ 2)-й ячейки памяти, при этом управляющие выходы обеих цепочек второй ячейки памяти регистра являются его дополнительными управляющи ми выходами, а дополнительные управляющие входы обеих цепочек последней ячейки памяти регистра вЂ” его дополнительными управляющими входами.

На фиг. 1 изображена схема предла10 гаемого асинхронного регистра сдвига, первый вариант выполнения; на фиг.2то же, второй вариант.

Асинхронный регистр сдвига содержит ячейки 1 памяти, каждая из которых состоит из двух симметричных.

15 цепочек 2, образованных тремя элементами И-НЕ 3, 4 и 5. Первый вход элемента 3 цепочки 2 является ее информационным входом 6, а его выход соединен с первыми входами элементов

4 и 5, выход элемента 5 является информационным выходом 7 этой цепочки

2. Выход элемента 4 цепочки 2 является ее управляющим выходом 8.

Согласно первому варианту (фиг. 1) элементы 4 об еих цепочек 2 ячейки 1 образуют RS-триггер, второй вход элемента 4 цепочки 2 является ее управляющим входом 9, а третий вход 30 ее элемента 5, вЂ” дополнительным управляющим входом 10. Входы 6, 9 и 10 каждой цепочки 2 i-й ячейки 1 соединены соответственно с выходом

7 соответствующей цепочки 2 (i-1)-й 35 ячейки 1 и выходами 8 соответствующих цепочек 2 (i+1)-й и (i+2)-й ячеек 1.

Согласно второму варианту (фиг.2) второй вход элемента 4 цепочки 2 4о является ее первым управляющим входом 9, а третий и четвертый входы ее элемента 5 вЂ” вторым управляющим входом 10 и дополнительным управляющим входом 11 соответственно. 45

Входы 6, 9 и 11 каждой цепочки 2

i-й ячейки 1 соединены с выходом 7 соответствующей цепочки 2 (i-1)-й ячейки 1 и выходами 8 соответствующих цепочек 2 (i+1) é и (i+2)-й S0 ячеек 1, а вход 10 этой цепочки 2 соединен с выходом 8 противоположной цепочки 2 (i+1)-й ячейки 1.

Входы 6 обеих цепочек 2 первой ячейки регистра образуют его информационные входы 12, а выходы 8 этих це; вЂ”.очек 2 вЂ” его управляющие выходы

13. Выходы 8 обеих цепочек 2 второй ячейки 1 регистра образуют его до-. полнительные управляющие выходы 14.

Выходы 7 обеих цепочек 2 последней ячейки 1 регистра образуют его информационные выходы 15, а входы 9 этих цепочек 2 вЂ” его управляющие входы 16, причем согласно второму варианту входы 9 этих цепочек 2 соединены также с входами 10 противопо,тожных цепочек 2 последней ячейки

1 регистра ° Дополнительные управляющие входы 10 согласно первому варианту и 11 согласно второму варианту обеих цепочек 2 последней ячейки

1 регистра .образуют его дополнительные управляннцие входы 17.

Элементы 3 и 4 цепочки 2 образуют

RS-триггер. Если в ячейку 1 записана единица или ноль, то в одной из ее цепочек 2 этот RS-триггер установлен в единичное состояние, т.е. на выходе элемента 3 этой цепочки 2 имеется значение "1", а на выходе ее элемента 4 вЂ” значение "0". При этом во второй цепочке 2 этой ячейки 1 аналогичный RS-триггер находится в нулевом состоянии, т.е. на выходе элемента 3 этой цепочки 2 имеется значение "0", а на выходе ее элемента 4 вЂ” значение "1". Если же в ячейке 1 информация стерта, то в обеих ее цепочках 2 эти RS-триггеры находятся в нулевом состоянии, т.е. на выходах обоих элементов 3 этой ячейки 1 имеется значение "0", а на выходах обоих ее элементов 4 вЂ” значение "1".

Установка RS-триггера,,образованного элементами 3 и 4 одной из цепочек 2 ячейки 1, в единичное состоя- ние, т.е. запись информации в эту ячейку 1, осуществляется подачей значения "0" на информационный вход 6 этой цепочки 2. Установка этих

RS-триггеров в нулевое состояние, т.е. стирание информации в ячейке 1, осуществляется подачей значения "0" на ее управляющий вход 9 °

Если в i-ю ячейку 1 записана инфбрмация, т.е. один нз RS-триггеров ее цепочек 2 установлен в единичное состояние и на всех входах этой ячейки 1 имеется значение " 1", то на одном из ее информационных выходов 7 появляется значение "0", которое вызывает перепись информации из

i-й ячейки 1 в (i+1)-ю.

1140173

Поскольку запись в ячейку 1. единицы и нуля происходит по раздельным каналам, должна блокироваться возможность одновременной 3àïèñè единицы и нуля в одну ячейку t. Для этого соглас но пер вому вариа нту элементы 4 обеих цепочек 2 ячейки 1 образуют

RS-триггер так, что, если RS вЂ” триггер из элементов 3 и 4 одной цепочки

2 этой ячейки 1 находится в единичном состоянии, RS-триггер из элементов 3 и 4 другой ее цепочки 2 не может установиться в единичное состояние.

Функционирование асинхронного регистра сдвига, выполненного согласно первому варианту, при прохождении через него последовательности 01001 иллюстрируется табл. 1, где в каждой колонке первые позиции относятся к верхним входам и цепочкам 2 регистра (фиг. 1), а вторые вЂ” к нижним. В исходном состоянии (такт О) информация во всех ячейках 1 регистра стерта. Далее указаны состояния, возникающие в ячейках 1 под действием изменений значений на входах регистра, в предположении, что задержки всех его элементов равны

Значение "11" на информационных 30 входах 12 регистра соответствует отсутствию информации, значения "01" и "10" вЂ” нулю и единице соответственно, комбинация "00" запрещена.

Значения "01" и "10" на управляющих З5 вькодах 13 регистра являются квитанцией о приеме регистром нуля и единицы соответственно. По этой квитанции на входах 12 .регистра может быть установлено значение "11", которое 4о

1на управляющих выходах 14 регистра разрешает установку значений "01" или "10" на его входах 12, значение

"01" на управляющих выходах 14 регистра разрешает установку только 45 значения "10". на его входах 12, а значение "10" на выходах 14 вЂ” только значение "О1" на входах 12.

Значение "11" на информационньк выходах 15 регистра соответствует so отсутствию информации, значения

"01" и "10" вЂ” нулю и единице соответственно, значение "00" на этих выходах в процессе работы регистра не возникает. Значения "01" и "10" на управляющих входах 16 регистра являются квитанцией о приеме нуля и единицы соответственно с его выходов 15. По этой квитанции стирается информация в последней ячейке

1 регистра и на его выходах 15 устанавливается значение "11". На управляющих входах 17, введенных в сос- тав регистра для унификации его входного и выходного интерфейса, зафиксировано значение "11", разрешающее установку значений "01" и "10" на

его выходах 15. Поэтому значения на управляющих выходах 17 регистра в табл. 1 не приведены.

Из табл. 1 видно, что быстродействие регистра, выполненного согласно первому варианту, определяемое временем между двумя последовательными записями информации в регистр, не хуже 16 7: одна запись происходит, например, в такте 15, а следующая в такте 31 причем эта характеристика не зависит от числа ячеек регистра. .В асинхронном двигателе, выполненном согласно второму варианту, перепись единицы (нуля) из i-й ячейки в (i+1) -ю блокируется через второй управляющий вход 10 соответствующей цепочки 2 i-й ячейки 1, если в (i+1) вЂ” ю ячейку 1 записан ноль (единица). Функционирование регистра, выполненного согласно второму варианту, при прохождении через него той же последовательности, что и в предыдущем случае, иллюстрируется табл.2, обозначения в которой соответствуют обозначениям табл. 1.

Из табл. 2 видно, что быстродействие асинхронного регистра сдвига, выполненного согласно второму варианту, определяемое временем между двумя последовательными записями информации в регистр, составляет, как и в предыдущем случае, 16 : одна запись происходит, например, в такте

19, а следующая вЂ” в такте 35, причем как и в предыдущем случае, эта характеристика не за,висит от числа ячеек в регистре.

Независимость быстродействия обоих вариантов предложенньк асинхронных регистров сдвига от числа их ячеек (разрядности) объясняется тем, что очередная запись информации в эти регистры может осуществляться сразу после того, как сработают в результате предьдущей записи информации несколько первых ячеек памяти регистра.

40173

Т абли ца 1

Ячейка (i+1) Ячейка (i+2) Входы

3 ° 4э5 Çв4э5 Зь4в5: Зэ4э5 16

Входы Ячейка (i-1) Ячейка

12 Зэ4ъ5 Зе4э5 Зэ4в5 Зэ4,5

Такт

0 11 011 011 011 - 011 011 011 011 011 11

011 011 011 11

1 01 011 011 0 11 011 011

011 011

2 01 111 011 011

3 01 101 011 011

011 011 011 011 011 11

4 11 101 011 011 011 011 011 011 011 11

5 10 100 011 011 011 011 011 011 011 11

10 100 111 111 011 011 011 011 011

10 100 111 101 011 011 011 011 011

10 110 111 101 011 011 011 011 011

011 011 011 011 011

10 010 101 101

11 011 101 101 011,011 011 011 011

11 011 100 100 011 011 011 011 011

011 011 011

111 111

01 1 100 100

011 100 100 111 101 011 011 011

011 . Oi i 011

1 1 1 --- .. 101

011 100 110

011 100 010

101 101 011 011 011

111 110 011 101 101 011 011 011

101 010 011 101 100 011 . 011 011

101 011 011 101 100 011 111 011

100 011 011 100 100 011 101 011

111 101 011

100 110

100 011 111

9 11

В известном устройстве (2j очередная запись информации в регистр может осуществляться только после того, как в результате предыдущей записи информации последовательно сработают все и ячеек памяти регистра. Таким образом, изобретение обеспечивает выигрыш в быстродействии по сравнению с прототипом, пропорциональный числу и ячеек памяти (разрядности) регистра. При этом оба варианта выполнения регистров требуют таких же (а первый вариант даже несколько меньших) затрат оборудования для реализации асинхронного регистра сдвига, что и прототип.

Вазовым объектом изобретения является асинхронный регистр (I) имеющий такое же быстродействие,.что и йредлагаемые варианты асинхронного регистра сдвига. По сравнению с базовым объектом предложенные варианты выполнения регистров дают экономию оборудоваю я, Первьй вариант асинхронного регистра сдвига обладает большим средним быстродействием, чем второй, за счет более высокой плотности записи разрядов сдвигаемого кода, 1О имеющих различное значение (табл.1 и 2) . Однако.во втором варианте обеспечивается более четкое разделение соседних разрядов сдвигаемого кода; что облегчает его наладку,диаг15 ностирование и повышает его функциональную надежность. Это разделение соседних разрядов во втором варианте обеспечивается блокирующим» связями между ячейками регистра, а не внутри одной ячейки, как в первом варианте.!

1140173

Продолжение табл.1

Входы Ячейка (i-1) Ячейка

12 3,4,5 3,4,5 3,4,5 3,4, йка (i+1) Ячейка (i+2) Входы

° 5 Зв4в5 Зэ4э5 3 ° 4ý5 16

Такт

111 100 010 101

111»0 011 101

101 010 011 101

tO1

101 0» 011

110 011 01

101 0» 0» 100 . 101 011 011 100

100 О! t 0» 100

100 011 1» 110

100 011 101 010

1!О 0» 101 011

О 11

11 011

11 011 011

» О» 0»

010 011 101 011 011 100

011 100

011 011 101

0»

011 011 100 011 . О» 110

111 010.

011 011 100 0»

011 011 100 011 101 0»

1» 011 110 011

101 0» 010 011

101 0» 011 011

100»1

110

10 38

10 010

101 101 0» 0» 0»

011

011 101 101 011 0» 011

100

110 011

100 011, 011 011

011

010 011 O I

011 100 100» 1» 011

100 100» 1 101 011

-О!

011 0»

01!

100

0» 011 11

011 0»»

011 0» 11

110 1» . 101 011

11 0»

011 100 010 101 101 011

011

»О 011 101 101

011

011 010 011 101 100 011

011 011

О»»

»1

011 101 too

011 100 100

011

011 011

0»

0» 0» 011 100 110 111

011 0» 011 100 010 101

011 0» 0»»0 011 101

100 011

101

O» O» О1! Е!О О»

100 011 01

»О 111 01

010 101 01

0» 011 011 100

» Oil 011

100

0» 0» 0»

О» 0» 0»

0» 011

0»

100

0»

11 100 011

11 100 0»

11 100 011

11 110 011

11 010 011

29 11 011 011

30 11 011 011

01 011 011

01»1 011

О1 101 - 011

11 101 011

10 100 011

36 10 . 100» 1

101 011

100 011

О!О, 1»

011 101

0» 101

011 101

101 011

10! 011

101 011

100 011

101 О» 11

101 011 11

101 011»

»40173

Продолжение табл. 1

1Гакт Входы

Ячейка (i-1)

3,4,5 3,4,5

Ячейка

3,4,5

Ячейка (+1)

3,4,5 3,4,5

3,4,5

Ячейка (i+2)

3,4 ° 5 3,4,5

Входы

011

11 011

011 011

011 101 01

О» 110

011 011 010

011 011

011

011 011 011

011

011 011

Такт

Таблица 2

Ячейка (х+2) Входы

3 ° 45 345 16

Входы

О» О» 11

011 . 011 11

011 011 11

0» О» 11

0 »

1 01

2 01

3 01

011 . 011

О» 011 11

011 011»

011 011 . 11

О» О» »

011 011 011

О» 011 011

1ii

101

100 011

01". 011

011 011

О» 011

011 О»

011 011

111 011

01!

О»

010 О» 101

011 1» 101

О» О» 11

О» 0»

011 011

101 011

101 100 01 1

101 100 О»

101 110 О»

011

011 110

011 010

О»

1» О» 011

11 011 011 01 1

11 011 011 011 011 011 ОI1

1.1 011 011 011 011 011 011

11 011 011 011 011

i 1 011 011 011

11 011 011 011 О» 011 011

11 011 011 011

Ячейка (i-1) Ячейка i Ячейка (i+1)

345 345 345 345 345 345

011 . 011 0» О» 011 О»

011 011 011 011 011, 011

1» 011 О» О» О» О»

101 01 i 011 011 011 011

101 011 011 О» О» 011

100 011 011 О» О» О»

110 011 101 011 011 011

01 1 101 100 011

О» 101 100 011

0» 101 011

011 101 110 011 10 I О»

О» 100 010 О»

011 100 011» 1 101 011

011 100 011 101 100 011

011 101 1 I

011 101 11

011 100 11

011 100 10

011 110 10

011 010 10

011 011 10

011 О»»

011 0»

011 011 11

011 011 »

»1 011 11

101 О» 11

1140173

15 цродсдцкение табл. 2

Ячейка

3,4,5 3,4, Ячейка (i -1

3,4,5 3,4,5

Так r Входь

Ячеика (+2! Входы

3,4,5 3,4,5 16 чейка (i + t ) ,4,5 3,4,5!

101 011 11

010 0»

011

101

24 11

25 11

26 11

27, 11

101

100 011 111 011 011

100

01 1

100 011 101 011

011 011 100

011 011 110

О1О 011 101 11

011

111

011

101

011

011 101 011

011 101 01 1

011 100 011

011

100

011

101 011 011

38 11

011 101

011 11

40 11 100 011 111 011 110 011 101

41 11 100 011 101 011 010 011 101 011 11

42 11 110 011 101 011 011 011 101 011 11

100 011 11

44 10 011 111 101 011 011 011 100 011 01

110 011 01

011 101 100 011 111 011 010 011 01

011 101 100 011 101 011 011 011 01

011 101 110 011 ° 101 011 011 011 11

011 100 010 011 101 011 011, 011 11

011 100 011 111

01 1 100 01 1 101

О11 110 011,101

101 011 011 011 11

011 11

qt1

111

100 Oi 1

100 011

011 010 011 101 100 011 101 011 11

011 011 011 101 . 110 011 101 011 11

011 011 011 100 010 011 101 011 11

21 01 101 011 011 100

22 11 101 011 011 100.23 11 101 011 011 100

101 011 011 110 011 101

100 011 011 010 011 101

28 11 110 011 101 011 011 100

29 11 010 011 101

30 11 011 011 101

31 11 011 011 100

32 11 011 011 100

33 11 011 011 100

34 11 011 0,1 1 110

35 01 011 011 010

3 01 111 011 011

37 01 101 011 01 l

39 11 100 011 . 011 011

43 10,010 011 101 011 011 011

011 101 1 00 011 011 011

101 011 11

100 011 11

100 - 011 01

110 011 01

010 011 01

011 011 01

011 111 11

011 101 1 t

011 101 11

011 100 11

011 100 10

011 110 10

011 010 10

011 011 10

111 011 11

1140173

)7, Продолжение табл. 2

Входы . Ячейка@-)) Ячейка Ячейка (j+) )

12 3,4,5 3,4 5 3,4,5 3,4,5 3,4,5 3,4,5

Ячейка (i +2 P

3,4,5 3,4,5

Входы

Такт

011 011 01 i

011 011 01 f

011 011 . 011

011 111. 101

011

011 011

011: 011

011 011

011

011 101

011

010 011

011

011 01

011

101

Ю1

011 011 11

011

100 011 011

011

01 i

011

100 011 111 11

011 011

011 . 011

011 011

011 101 11

010

011

011 101

01t

011

01)

Off

011

101 11

011 101 11

011

011 100

011 t00 10

011 110 10

0i f 011 010 10

011

0t 1. 011 011

011 011 01 I

011

011 011

011

56.

71.

72 °

1ОО

f10

011

011 о

011

iii

011

kii

Îtt

011

01f

011

0t1

011 111 . 100 011 11

011 111 100 011 01

011 101 110 011 01

1140173

Составитель А. Дерюгин

Техред С.Мигунова Корректор 0; Тигор

Редактор Л.Алексеенко

Заказ 266/40 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Асинхронный регистр сдвига (его варианты)

Патент 1140173