Синхрогенератор синхронной сети

Синхрогенератор синхронной сети

Иллюстрации

Показать все

Реферат

 

1. СИНХРОГЕНЕРАТОР СИНХРОННОЙ СЕТИ, содержащий последовательно соединенные задающий генератор, делитель частоты и блок формирователей служебных сигналов, а также формирователь синхросигналов и блок установления исходного состояния, выход которого подсоединен к второму входу дeлитeJIя частоты, причем выход формирователя синхросигналов и выходы блока формирователей служебных сигналов являются соответственно выходом синхросигналов и выходами служебных сигналов синхрогенератора, о т л и ч а о щ и и с я тем, что-, с целью повышения надежности синхронизации синхронной сети, введены последовательно соединенные формирователь импульсов запрета и анализатор синхросигналов, а также блок тактирования, при этом выход блока тактирования подключен к объединенным входам блока установления исходного состояния и анализатора синхросигналов , второй вход которого подключен к выходу формирователя синхросигналов , а первьй и второй выходы анализатора синхросигналов подсо единены соответственно к управляющим входам блока установления исходного состояния и формирователя синхросигналов , тактовые входы которого подключены к соответствующим выкодам делителя частоты, второй выход формирователя синхросигналов подсоединен к входу формирователя импульсов запрета, а вход синхросигналов и тактовый вход блока тактирования подключены соответственно к выходу формирователя синхросигналов и второму выходу задающего генератора. 2. Синхрогенератор по п.1, отличающийся тем, что анализатор синхросигналов содержит последовательно соединенные блок за (Л держки, первый элемент И-НБ и D триггер , а также второй элемент И-НЕ, первый вход и выход которого подключены соответственно к прямому вькоду и R -входу ID -триггера,-NHH- . версный выход D -триггера подсоединен к второму входу первого элемецта И-НЕ, а вход блока задержки подключен к второму входу второго элемента И-НЕ, причем вход блока дадержки , С -вход D -триггера и третий вход второго элемента И-НЕ являются соответственно первым, вторым и третьим входами анализатора синхросигналов , а инверсный и прямой выходы ; D -триггера являются соответственно первым и вторим выходами анализатора синхросигналов. 3, Синхрогенератор по п.1, о т личающийся тем, что формирователь импульсов запрета выполнен в виде расширителя импульсов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) @U (1!) ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ

C (21) 3614402/18-09 (22) 29.06.83 . (46) 15. 02. 85. Бюл. Р 6 (72) В.А.Головлев, В.А.Володин, Н.Е.Уваров и Н.Г.Хитрово (53) 621.394.662 (088,8) (56) 1.Патент Великобритании

Р 1559559, кл. Н 04 N 5/Об, 1981.

2.Патент СНА У 4059842, кл. Н 04 N 5/06, 1977 (прототип) . (54)(57) 1. СИНХРОГЕНЕРАТОР СИНХРОННОЙ СЕТИ, содержащий последовательно соединенные задающий генератор, делитель частоты и блок формирователей служебных сигналов, а также формирователь синхросигналов и блок установления исходного состояния, выход которого подсоединен к второму входу делителя частоты, причем выход формирователя синхросигналов и выходы блока формирователей служебных сигналов являются соответственно выходом синхросигналов и выходами служебных сигналов синхрогенератора, о т— л и ч а ю шийся тем, что; с целью повышения надежности синхронизации синхронной сети, введены последовательно соединенные формирователь импульсов запрета и анализатор синхросигналов, а также блок тактирования, при этом выход блока тактирования подключен к объединенным входам блока установления исходного состояния и анализатора синхросигналов, второй вход которого подключен к выходу формирователя синхросигналов, а первый и второй выходы анализатора синхросигналов подсо4(д) Н 03 L 7/00, Н 04 L 7/02 единены соответственно к управляйщим входам блока установления исходного состояния и формирователя синхросигналов, тактовые входы которого подключены к соответствующим выходам делителя частоты, второй выход формирователя синхросигналов подсоединен к входу формирователя импульсов запрета, а вход синхросигналов и тактовый вход блока тактирования подключены соответственно к выходу формирователя синхросигналов и второму выходу задающего генератора.

2. Синхрогенератор по п.1, о т— л и ч а ю шийся тем, что анализатор синхросигналов содержит последовательно соединенные блок задержки, первый элемент И-HF и 3— .триггер, а также второй элемент

И-НЕ, первый вход и выход которого подключены соответственно к прямому выходу и R -входу 2 -триггера, инверсный выход 2 -триггера подсоединен к второму входу nepaoro элемента И-НЕ, а вход блока задержки подключен к второму входу второго элемента И-НЕ, причем вход блока задержки, С -вход 9 --триггера и третий вход второго элемента И-НЕ являются соответственно первым, вторым и тре.тьим входами анализатора синхросигналов, а инверсный и прямой выходы

2 -триггера являются соответственно первым и вторйм выходами анализатора синхросигналов.

3. Синхрогенератор по п.1, о тл и ч а ю шийся тем, что формирователь импульсов запрета выполнен в виде расширителя импульсов.

1140250

Изобретение относится к технике электросвязи и может быть использовано в составе установок в целях обеспечения их синхронного взаимодействия, в частности, в составе 5 установок прикладного телевидения, о работающих в общей синхронной сети.

Известен синхрогенератор синхрон-, ной сети, содержащий последовательно соединенные делитель частоты, Аор- 10 мирователь синхроимпульсов и блок установления начального состояния, выход которого подключен к установочному входу делителя частоты Ц

Недостатком известного синхро- 15 генератора синхронной сети является низкая надежность синхронизации синхронной сети.

Наиболее близким к изобретению является синхрогенератор синхронной 20 сети, содержащий последовательно соединенные задающий генератор, делитель частоты и блок формирователей служебных сигналов, а также Аормирователь синхросигналов и блок установ-25 ления исходного состояния, выход которого подсоединен к второму входу делителя частоты, причем выход Аормирователя синхросигналов и выходы блока формирователей служебных сигна- gp лов являются соответственно выходом синхросигналов и выходами служебных сигналов синхрогенератора, а первый и второй входы блока установления исходного состояния подключены соот- 35 ветственно к второму выходу задающего генератора и выходу формирователя синхросигналов (7), Цель изобретения -- повышение надежности синхронизации синхронной 4

В .сети.

Поставленная цель достигается тем, что в синхрогенератор синхронной сети, содержащий последовательно соединенные задающий генератор, 45 делитель частоты и блок формирователей служебных сигналов, а также формирователь синхросигналов и блок установления исходного состояния, выход которого подсоединен к второму входу делителя частоты, причем выход формирователя синхросигналов и выхо. ды блока формирователей служебных сигналов являются соответственно выходом сиихросигналов и выходами слу- 55 жебных сигналов синхрогенератора, введены последовательно соединенные формирователь. импульсов запрета и ъ анализатор синхросигналов, а также. блок тактирования, при этом выход блока тактирования подключен к объединенным входам блока установления исходного состояния и анализатора синхросигналов, второй вход которого подключен к выходу Аормирователя синхросигналов, а первый и второй выходы анализатора синхросигналов подсоединены соответственно к управляющим входам блока установления исходного состояния и формирователя синхросигна.- лов,тактовые входы которого подключены

: к соответствующим выходам делителя частоты, второй выход формирователя синхросигналов подсоединен к входу формирователя импульсов запрета, а . вход синхросигналов и тактовый вход блока тактирования подключены соот- . ветственно к выходу формирователя синхросигналов и второму выходу задающего генератора.

Анализатор синкросигналов содержит.последовательно соединенные блок задержки, первый элемент И-НЕ и

2 — триггер, а также второй элемент

И-HF., первый вход и выход которого подключены соответственно к прямому выходу и к -входу З-триггера, инверсный выход D -триггера подсоединен к второму входу первого элемента И-HE а вход блока задержки подключен к второму входу второго элемента И-НЕ, причем вход блока задержки, С -вход D -триггера и третий вход второго элемента И-HF. являются соатветстгенно первым, вторым и третьим вход я анализатора синхросиг налов, а инверсный и прямой выходы

2 -триггера являются соответственно первым и вторым выходами анализатора синхросигналов.

Формирователь импульсов запрета выполнен в виде расширителя импульсов. .На фиг. 1 представлена структурная электрическая схема синхрогенератора синхронной сети; на Аиг. 2—

: :временные диаграммы, поясняющие работу синхрогенератора синхронной сети.

Синхрогенератор синхронной сети содержит блок 1 тактирования, блок

2 установления исходного состояния, задающий генератор 3, анализатор 4 синхросигналов, делитель 5 частоты, формирователь 6 импульсов запрета, формирователь- 7 синхросигналов и блок 8 Аормирователей служебных сигналов.

140250 4 вьдачу собственных синхросигналов в ШРС.

Моменты принятия решения о пре,кращении вьдачи синхросигналов в

В случае состояния 0 I!PC анализатор синхросигналов вырабатывает .команду, под действием которой формирователь 7 начинает вьдавать в IPC собственные синхросигналы. После этого анализатор 4 констатирует состояние 3 соответствующее работе данного синхрогенератора синхронной се- 50 ти в ведущем (автономном) режиме.

Анализатор 4 синхросигналов содержит блок 9 задержки, первый элемент 1П И-НЕ, второй элемент 11

И-НЕ и 2 -триггер 12.

Синхрогенератор синхронной сети работает следующим образом.

Задающий генератор 3 генерирует последовательность тактовых импульсов (фиг. 2а). Делитель 5 частоты формирует ряд последовательностей тактовых импульсов, имеющих кратное значение частоты следования. Блок 8 и формирователь 7 на основании последовательностей тактовых импульсов вырабатывают соответственно служебные импульсы и импульсы синхронизации (синхросигналы) .

Сигналы с выходов блока 8 и форми рователя 7 поступают по магистральной (многопроводной) шине к приборам установки, обслуживаемым синхрогенератором синхронной сети.

Для обеспечения синхронной работы всех установок сети входы входящих в их состав синхрогенераторов синхронной сети подключены к общей шине распределения (ИРС) .

Действующие в НРС синхросигналы поступают к анализатору 4 через блок

1 тактирования за счет чего исключаются неправильная работа анализатора 4 из-за случайного набега фаз внешних синхросигналов.

При функционировании анализатора

4 возможны следующие альтернативные состояния I IPC: отсутствие синхросигналов (g); наличие собственных синхросигналов (5) наличие синхросигналов другого синхрогенератора синхронной сети (5); наличие интерференции нескольких синхросигналов (t) .

При появлении в ИРС сигналов другого синхрогенератора синхронной сети анализатор 4 должен зафиксировать состояние g интерференции синхросигналов и соответствующей коман. дой на формирователь 7 прекратить сеть у разных синхрогенераторов синхронной сети не будут совпадать.

При последовательном отключении синхрогенераторов последний из них уже не будет регистрировать интерференции в момент принятия решения.

Поэтому анализатор 4 последнего синхрогенератора синхронной сети зафиксирует не состояние 7, а состояние и этот синхрогенератор синхронной сети станет ведущим в сети. Анализаторы 4 других синхрогенераторов синхронной сети после прекращения выдачи ими собственных синхросигналов будут регистрировать состояние

3, соответствующее ведомому режиму работы.

В этом режиме анализатор 4 вьдает команду в блок 2 установления исходного состояния, разрешающую формирование сигнала для приведения делителя 5 частоты в начальное состояние, что вызывает принудительное фазирование всех формируемых служебных сигналов.

Таким образом, изложенное взаимодействие анализатора 4 и формирователя 7 обеспечивает децентрализованную автоматическую реализацию основной функции управления синхронной сетью — вьделения в.ней единственного ведущего синхрогенератора синхронной сети..

Из-за неограниченного быстродействия реальных радиоэлементов временная разрешающая способность анализатора 4 не бесконечна, поэтому существует ненулевая вероятность одноа временной регистрации состояния 7 в интерферирующих синхрогенераторах синхронной сети, если фазы процессов в них достаточно близки. В тао ком случае все они прекратят вьдавать в сеть собственные синхросигналы, и потому в следующем цикле будет зафиксировано состояние g (отсутствия синхросигналов), в результате чего все синхрогенераторы синхронной сети почти одновременно примут решение о вьдаче собственных

:синхросигналов, и вся сеть вернется в состояние интерференции. Во избежание циклического повторения подоб-ных процессов необходимо обеспечить

1140250 различие условий регистрации "чужих" синхросигналов при их мальй фазовых отличиях от собственных синхросигналов, Причиной такого различия являет- 5 ся естественный "набег фаз" в несвязанжи между собой задающих генераторах 3. Пока разность фаз не превышает периода тактовой частоты, состояние сети неотличимо от синхронного. Но когда набег фаз превысит длительность периода тактовой частоты, нельзя допускать одновременной регистрации состояния во всех взаимодействующих синхрогенераторах 15 синхронной сети, иначе процесс "перебора состояний" не прекратится.

Для этого необходимо заблокировать действие анализатора 4 на несколько тактов либо до начала переда- 20 чи собственного синхросигнала, либо сразу же после его окончания.

Для блокировки анализа интерференции в синхрогенератор синхронной сети введен формирователь 6 импуль- 25 сов запрета, выход которого соединен с третьим входом анализатора 4, Так как интервал блокировки анализа установлен после окончания синхроимпульса, то при формировании им- 3Q .пульсов запрета используется расширение синхросигналов, для чего вход формирователя 6 подключен к делителю 5 частоты через формирователь 7..

Для обеспечения возможности иден- 35 тичного подключения всех синхрогенераторов синхронной сети к ШРС формирователи 7 (выходы которых при этом объединены) должны быть реализованы по схеме с "открытым выходом", кото- @ рый через резистор подсоединек к источнику питания.

Анализатор 4 содержит 2;-триггер

12, .состояние которого определяет ведущий (лог."1") или ведомый

45 (лог."0") режим работы синхрогенератора синхронной сети. На C -вход

3 -триггера 12 поступают синхросигна-. лы с формирователя 7. На фиг. 2б показаны начальный и конечный участки этого синхросигнала. Фронты синхро сигнала должны соответствовать середине интервала между моментами тактирования в блоке 1 тактирования, . поскольку при этом достигается нулевое математическое ожидание погрешности синхронизации. На выходе блока

1 тактирования сигнал синхронизации оказывается "привязанным" к моментам тактирования и приобретает вид, например, показанный на фиг. ?г.

В ведущем режиме (состояние НРС 8 ) элемент 10 И-НЕ закрыт подачей уровня логического нуля на второй вход, так что в момент воздействия по С -входу

3 --триггер 12 перезаписывает с 2— входа уровень логической единицы. Изменение состояния З -триггера 12 может произойти только по к -входу при срабатывании элемента 11 И-ЧЕ, на третий вход которого подан разреша1 ющий сигнал с прямого выхода 2 -триггера l2. На второй вход элемента 11

И-НЕ подан импульс запрета с формирователя 6 показанный на фиг. 2ж. Его перекрытие во времени с собственным синхросигналом (фиг,2б) допустимо, так как нелинейный характер взаимодействия собственных синхросигналов с внешними не позволяет определить наличие последних во вре-. мя поддержания уровня логического нуля формирователем 7.

Таким образом, изменение состояния 3 -триггера 12 возможно только при поступлении уровня логической единицы на первый вход элемента И-НЕ

11 вне интервала действия импульсов запрета (фиг.2ж), т.е. при появлении в IllPC интерферирующего синхросигнала другого синхрагенератора синхронной. сети(сосгояние ШРС q ) .В таком слу— чае в D -триггер 12 будет установлено состояние логического нуля, при котором анализатор 4 выдает команду запрета выдачи собственных синхросигналов на формирователь 7 и команду разрешения на блок 2 установления исходного состояния, открывающую следование импульсов установления начального состояния (фиг. 2е) на делитель частоты 5.

После испэлнения команд синхрогенератор синхронной сети перейдет в ведомый режим. D --триггер 12 в момент окончания собственного синхросигнала (фиг. 2б) будет фиксировать уровень логического нуля по

33 -входу, свидетельствующий о наличии синхросигналов другого синхрогенератора синхронной сети (состояние 6). Для обеспечения устойчивого поддержания ведомого режима при случайных отклонениях частот тактовых импульсов и при наличии искажений формы распространяемых по сети син1140250 хросигналов, сигнал на 37 -входе 3— триггера 12 (фиг. 2д) инвертнрован (элементом 10 И-НЕ) и задержан (блоком 9 задержки) ло отношению к сигналу на входе анализатора 4 (фиг. 2г) .

В случае пропадания внешних синхроимпульсов через 2 -вход в 3-триггер 12 будет записан уровень логической единицы (состояние ИРС R ), при котором выдаются команды на разрешение выдачи собственных синхросигналов формирователем 7 и на запрещение функционирования блока 2. После исполнения команд синхрогенератор пе- рейдет в ведущий режим (состояние

ere 3 ).

Предлагаемый синхрогенератор синхронной сети по сравнению с известным синхрогенератором синхронной сети обеспечивает более высокую надежность взаимодействия установок сети посредством реализации функции децентрализованного .управления режимами работы (синхронизации) сети..

1140250

Составитель В.Орлов

Редактор Л.Авраменко Техред M.Гергель

Корректор Л.Пилипенко

Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 272/44

Филиал ППП "Патент", r.Ужгород, ул.Проектная,4