Устройство для вычисления элементарных функций

Устройство для вычисления элементарных функций

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее первый , второй и третий регистры, первьй и второй сдвигатели, первый, второй и третий сумматоры, блок памяти констант, генератор синхроимпульсов , причем выходы первого и второго регистров соединены с входами первого операнда соответственно первого и второго сумматоров, выходы которых соединены с первыми информационными входами первого и второго регистров соответственно,входы второго операнда первого и второго сумматоров соединены с разрядными выходами соответственно первого и второго сдвигателей , выход третьего регистра соединен с входом первого операнда третьего сумматора, вход второго операнда которого соединен с выходом блоки памяти констант, причем вторые информационные входы первого, второго и третьего регистров соединены соответстзенно с первым, вторым и третьим входами данных устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет вычисления элементарных функций Vx, , arctg У/х и k t х + у2, устройство дополнительно содержит первый и второй коммутаторы , четвертый регистр, триггер, элемент И, двоичный счетчик и блок управления, содержащий триггер, двоичный счетчик тактов, дешифратор, с первого по двенадцатый элементы И, с первого по пятый элементы ИЛИ, первый и второй элементы НЕ, причем первые информационные входы первого и второго коммутаторов соеди (О нены с выходом первого регистра, вторые информационные входы первого и второго коммутаторов соединены с выходом второго регистра, выходы первого и второго коммутаторов соединены с информационными входами первого и второго сдвигателей соответствен- , но, выход второго сумматЬра соединен с информационным входом четвертого оо со регистра, выход которого соединен с выходом второго регистра, выход треQD тьего сумматора соединен с первым информационным входом третьего регистра , выход старшего разряда второго Ьумматора соединен с нулевым входом триггера, единичный выход которого соединен.с первым входом элемента И, выход которого соединен со счетным входом двоичного счетчика,выход которого соединен с входами ynpaV ления сдвигом первого и второго сдвигателей и адресным входом блока памяти констант, выход генератора син- .

„„SU „„1141399

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(g)) G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3555026/24-24 (22) 24. 12. 82 (46) 23.02.85. Бюл. Ф 7 (72) Ю.С.Каневский, Н.Е.Куц, В.И.Лозинский и А.M.Ñåðãèåíêo (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 681.327(088.8) (56) I Байков В.Д. и Смолов В.Б.

Аппаратурная реализация элементарных функций в ЦВМ. Л., 1975.

2. Авторское свидетельство СССР

Р 746538, кл. G 06 F 15/34, 1979 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее первый, второй и третий регистры, первый и второй сдвигатели, первый, второй и третий сумматоры, блок памяти констант, генератор синхроимпульсов, причем выходы первого и второго регистров соединены с входами первого операнда соответственно первого и второго сумматоров, выходы ко. торых соединены с первыми информационными входами первого и второго регистров соответственно, входы второго операнда первого и второго сумматоров соединены с разрядными выходами соответственно первого и второго сдвигателей, выход третьего регистра сое. динен с входом первого операнда третьего сумматора, вход второго операнда которого соединен с выходом блока памяти констант, причем вторые информационные входы первого, второго и третьего регистров соединены соответственно с первым, вторым и третьим входами данных устройства, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет вычисления элементарных функций )/х, 1о8)х, arctg 9/x и

*н Гн + у, устройство дополннтельно содержит первый и второй коммутаторы, четвертый регистр, триггер, элемент И, двоичный счетчик и блок управления, содержащий триггер, двоичный счетчик тактов, дешифратор, с первого по двенадцатый элементы И, с первого по пятый элементы ИЛИ, первый и второй элементы НЕ, причем первые информационные входы nepmoro и второго коммутаторов соединены с выходом первого регистра, вторые информационные входы первого и второго коммутаторов соединены с выходом второго регистра, выходы первого и второго коммутаторов соедине- ны с информационными входами первого и второго сдвигателей соответствен- . но, выход второго сумматора соединен с информационным входом четвертого регистра, выход которого соединен с выходом второго регистра, выход третьего сумматора соединен с первым цр информационным входом третьего регистра, выход старшего разряда второго сумматора соединен с нулевым

- входом триггера, единичный выход которого соединен.с первым входом эле- в мента И, выход которого соединен со счетным входом двоичного счетчика,выход которого соединен с входами упраЪления сдвигом первого и второго сдвигателей и адресным входом блока памяти констант, выход генератора син-, 1141399 хроимпульсов соединен со счетным вхо-,. дом двоичного счетчика тактов блока управления и первым входом первогс элемента И блока управления, причем в блоке управления первый вход второго элемента И соединен с инверсным выходом первого разряда двоичного счетчика тактов, выход второго разряда которого соединен с прямым входом третьего элемента И, первый вход четвертого элемента И соединен с выходом третьего разряда двоичного счетчика тактов, установочный вход двоичного счетчика тактов соединен с нулевым входом триггера, единичный выход которого соединен с управляющим входом двоичного счетчика тактов, выход второго элемента И соединен с первым входом первого элемента

ИЛИ и входом первого элемента HE второй вход первого элемента ИЛИ соединен с выходом первого элемента И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера, нулевой вход которого соединен с первым входом пятого элемента И, второй вход которого соединен с входом второго элемента HE и первым входом дешифра-, тора, первый выход которого соединены с прямым входом третьего элемента

ИЛИ, второй вход которого соединен с вторым выходом дешифратора, тре-тий выход которого .соединен с прямым входом шестого элемента И, выход которого соединен с третьим входом третьего .элемента ИЛИ, четвертый вход которого соединен с выходом седьмого элемента И, прямой вход которого соединен с четвертым выходом дешифратора, вторыми входами второго и четвертого элементов И и инверсными входами первого и третьего элементов И, инверсный вход шестого элемента И соединен с первым инверсным входом седьмого элемента И, прямой вход восьмого элемента И соеди нен с первым выходом дешифратора и первым входом десятого элемента И, первый вход девятого элемента И соединен с вторым выходом дешифратора и прямым входом одиннадцатого элемента И, инверсный вход которого сое динен с вторым входом девятого элемента И, инверсный вход восьмого элемента И соединен с вторым входом десятого элемента И, выходы восьмого и девятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы десятого и одиннадцатого элементов И соединены соответственно с первым и вторым входами пятого элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом двенадцатого элемента И, второй вход которого соединен с единичным выходом триггерФ, выход третьего элемента ИЛИ соединен с третьим входом двенадцатого элемента И, причем счетный вход двоичного счетчика тактов соединен с выходом генератора синхроимпульсов и управляющим входом четвертого регистра устройства, нулевой вход триггера блока управления соединен с управляющими входами первого, второго и третьего регистров и установочным входом двоичного счетчика, второй выход девятого элемента И блока управления соединен с выходом старшего разряда второго регистра, инверсный вход восьмого элемента И блока управления соединен с выходом старшего разряда третьего регистра, второй инверсный вход седьмого элемента И блока управления со динен с выходом старшего разряда четвертого регистра, инверсный вход шестого элемента И блока управления соединен с выходом старшего разряда второго сумматора, второй вход дешифратора блока управления соединен с первым входом установки режима устройства, второи вход установки режима которого соединен с управляющими входами первого и второго коммутаторов, управляющим входом блока памяти констант и первым входом дешифратора блока управления, выход второго элемента HE блока управления соединен с единичным входом триггера, выход первого элемента HE блока управления соединен с управляющим входом второго регистра, выход второго элемента И блока управления соединен с управляющим входом четвертого регистра, выход первого элемента ИЛИ блока управления соединен с вторым входом элемента И, выход двенадцатого элемента И блока управления соединен с управляющими входами первого, второго и третьего регистров, выход пятого элемента И блока управпения соединен с единичным входом триггера, выход четвертого элемента

ИЛИ блока управления соединен с уп1141399 где 1 = -11

sin ; х „= cosV;

= О, 1,...,п, =9;-),. arctg 2 ;

Е 1б1 у,+ „2 х,, х;-(;2 у;;

sign 6;

У;б1

° 45

Х 1б1

sign);= равляющими входами первого и третьего сумматоров, выход пятого элемента

Изобретение относится к вычислительной технике и предназначено для вычисления элементарных функций в устройствах, работающих в реальном масштабе времени.

Известны устройства для вычисления элементарных функций, содержащие регистры, выходы которых подключены к входам сумматоров, выходы кото— рых подключены к входам регистров, предназначенные для вычисления элементарных функций по методу "цифра за цифрой" C1l.

Недостатки этих устройств — небольшой набор реализуемых элементарных функций и низкая производительность.

Наиболее близким по технической сущности к изобретению является устройство для вычисления элементарных функций, содержащее первый и второй регистры, выходы которых подключены к первым входам первого и второго сумматоров соответственно, выходы которых подключены к первым входам первого и второго регистров соответ-. ственно, первый и второй сдвигатели, выходы которых подключены к вторым входам первого и второго сумматоров соответственно, третий регистр, выход которого подключен к первому

30 входу третьего сумматора, второй вход которого подключен к выходу блока памяти коэффициентов, генератор синхроимпульсов, причем вторые входы первого и второго регистров и первый вход третьего регистра являются входами устройства.

Устройство предназначено для вычисления элементарных функций sin Y и сов Ч . Вычисления производятся по. алгоритму Волдера

ИЛИ блока управления соединен с. управляющим входом второго сумматора .матора. при начальных условиях 011 = 1, Уо = О, х = 1(М (2).

Недостатком известного устройства являются ограниченные функциональные возможности из-за небольшого выбора реализуемых функций.

Целью изобретения является расши" рение функциональных возможностей устройства за счет вычисления элементарных функций 1од х, VÃõ, arctgó/11 и к х- "+ у

Поставленная цель достигается тем, что в устройство для вычисления элементарных функций, содержащее первый. второй и третий регистры, первый и второй сдвигатели, первый, второй и третий сумматоры, блок памяти констант, генератор синхроимпульсов

Э причем выходы первого и второго регистров соединены с входами первого операнда соответственно первого и второго сумматоров, выходы которых соединены с первыми информационными входами первого и второго регистров соответственно, входы второго операнда первого и второго сумматоров— с разрядными выходами соответственно первого и второго сдвигателей, выход третьего регистра — с входом первого операнда третьего сумматора, вход второго операнда которого соединен с выходом блока памяти констант, причем вторые информационные входы первого, второго и третьего регистров соединены соответственно с первым, вторым и третьим входами данных устройства, введены первый и -второй коммутаторы, четвертый регистр, триггер„ элемент И, двоичный счетчик и блок управления, содержащий триггер, двоичный счетчик тактов

3 11413 дешифратор, с первого по двенадцатый элементы И, с первого по пятый элементы ИЛИ, первый и второй элементы

НЕ, причем первые информационные входы первого и второго коммутаторов устройства соединены с выходом первого регистра, вторые информационные входы первого и второго коммутаторов — с выходом второго регистра, выходы первого и второго коммутаторов-10 с информационными входами первого и второго сдвигателей соответственно, выход второго сумматора — с информационным входом четвертого регистра, разрядный выход которого соединен с выходом второго регистра, выход третьего сумматора — с первым информационным входом третьего регистра, выход старшего разряда второго сумматора — с нулевым входом триггера, . единичный выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом двоичного счетчика; выход которого соединен с входами управления сдвигомд5 первого и второго сдвигателей и адресным входом блока памяти констант, выход генератора синхроимпульсов со счетным входом двоичного счетчика тактов блока управления и первым входом первого элемента И блока управления, причем в блоке управления первый вход второго элемента И соединен

I с инверсным выходом первого разряда двоичного счетчика тактов, выход второго разряда которого соединен с

35 прямым входом третьего элемента И, первый вход четвертого элемента И— с выходом третьего разряда двоичного счетчика тактов, установочный вход

40 двоичного счетчика тактов - c нулевым входом триггера, единичный выход которого соединен с управляющим входом двоичного счетчика тактов, выход второго элемента И вЂ” с первым входом

45 первого элемента ИЛИ и входом первого элемента НЕ, второй вход первого элемента ИЛИ вЂ” с выходом первого элемента И, выходы третьего и четвертого элементов И вЂ” соответственно с

50 первым и вторым входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера, нулевой вход которого соединен с первым вхо. дом пятого элемента И, второй вход

55 которого соединен с входом второго элемента НЕ и первым входом дешифратора, первый выход которого соединен

99 4 с прямым входом третьего элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, третий выход которого соединен с прямым входом шестого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, четвертый вход которого соединен с выходом седьмого элемента И, прямой вход которого соединен с четвертым выходом дешифратора, вторыми входами второго и четвертого элементов И и инверсными входами первого и третьего элементов И, инверсный вход шестого элемента .И вЂ” с первым инверсным входом седьмого элемента И,.прямой вход восьмого элемента И вЂ” с первым выходом дешифратора и первым входом десятого элемента И, первый вход девятого элемента

И вЂ” с вторым выходом дешифратора и прямым входом одиннадцатого элемента И, инверсный вход которого соединен с вторым входом девятого элемента

И, инверсный вход восьмого элемента

И вЂ” с вторым входом десятого элемента И, выходы восьмого и девятого элементов И вЂ” соответственно с первым и вторым входами третьего элемента

ИЛИ, выходы десятого и одиннадцатого элементов И вЂ” соответственно с первым и вторым входами пятого элемента ИЛИ, выход первого элемента ИЛИ вЂ” с.первым входом двенадцатого элемента

И, второй вход которого соединен с единичным выходом триггера, выход третьего элемента ИЛИ вЂ” с третьим входом двенадцатого элемента И, причем счетный вход двоичного счетчйка тактов соединен с выходом генератора синхроимпульсов и управляющим входом четвертого регистра устройства, нуМвой вход триггера блока управления— с управляющими входами первого, второго и третьего регистров и установочным входом двоичного счетчика, второй выход девятого элемента И блока управления — с выходом старшего разряда второго регистра, инверсный вход восьмого элемента И блока управления — с выходом старшего. разряда третьего регистра, второй инверсный вход седьмого элемента И блока управления — с выходом старшего разряда -четвертого регистра, инверсныи вход шестого элемента И блока управления — с выходом старшего разряда второго сумматора, второй вход дешифратора блока управления — с

1141399 первым входом установки режима устройства, второй вход установки режима которого соединен с управляющими входами первого и второго коммутаторов, управляюшим входом блока памяти 5 констант и первым входом дешифратора блока управления, выход второго . элемента НЕ блока управления- с единичным входом триггера, выход первого элемента НЕ блока управления— с управляющим входом второго регист-. ра, выход второго элемента И блока управления — с управляющим входом четвертого регистра, выход первого элемента ИЛИ блока управления — с 15 вторым входом элемента И, выход двенадцатого элемента И блока управления — с управляющими входами первого, второго и третьего регистров, выход пятого элемента И блока управления — с единичным входом триггера, выход четвертого элемента ИЛИ блока управления — с управляющими входами первого и третьего сумматоров, выход пятого элемента ИЛИ блока управления — с управляющим входом второго сумматора.

На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 — структурная схема блока ЗО управления устройства.

Устройство (фиг. 1) содержит с первого по четвертый регистры 1-4, первый, второй и третий сумматоры

5-7, первый и второй сдвигатели 8 и

9, блок 10 памяти констант, первый и второй коммутаторы 11 и 12, триггер 13, элемент И 14, двоичный счет- чик 15 блок 16 управления, генератор 17 синхроимпульсов, первый, вто- 40 рой и третий входы 18-20 данных устройства.

Блок управления (фиг ° 2) содержит триггер 21, двоичный счетчик 22 тактов, дешифратор 23, с первого по две.45 надцатый элементы И 24-35, с первого по пятый элементы ИЛИ 36-40, первый и второй элементы НЕ 41 и 42, с первого по восьмой входы 43-50 блока управления, с первого по восьмой вы- о ходы 51-58 блока управления.

Регистры 1-3 имеют два входа прие ма операндов, регистры 2 и 4 — выход с тремя стабильными состояниями .

Сдвигатели 8 и 9 могут быть разрабо-

55 таны известными методами на основе

ИС коммутаторов, например К155КП1.

Код на управляющих входах сдвигателей равен количеству разрядов, на которое производится сдвиг операндов в вправо (в сторону младших разрядов) .

Сумматоры 5-7 имеют вход управления знаком алгебраического сложения, при этом при поцаче на управляющий. вход "ноля сумматоры производят сложение, в других случаях — вычитание.

Блок 10 памяти констант может быть построен на основе ПЗУ, причем объем

ПЗУ разбит на 2 части: первая содержит коэффициенты arctg 2 ", вторая коэффициенты — log >(1+2 ") по адресу при подаче на управляющий вход

11

-1 ноля выдаются коэффициенты атсс8 2, в других случаях коэффициенты

-1ор „(1+2 i) .

Рассмотрим работу устройства для вычисления элементарных функций в четырех режимах при количестве итераций в алгоритмах 2 = 8, причем прием

П информации в регистры 1-4 и увеличение содержимого счетчиков происходит по заднему фронту управляющих сигналов.

В первом режиме производится вычисление функций sin М и соз Ч, при этом на входах 50 и 49 устаноглен

11 п код 00, что устайавливает триггер

13 в состояние "1". По сигналу начальной установки на входе 44 счетчик

15 устанавливается в состояние Q =О, счетчик 22 устанавливается в состояние Q =О. В нулевом состоянии счетчи" ки 15 и 22 находятся до конца следующего такта, для чего сигнал начальной установки должен перекрывать синхроимпульс на входе 43, по которому происходит прием исходных данных алгоритма: 1/к — в регистр 1, у — в регистр 2, 8 — в регистр 3 с входов

18-20 соответственно. В следующем первом такте х из первого регистра о

1 поступает. на первый вход первого сумматора 5 и через первый вход второго коммутатора 12 и сдвигатель 9 на второй вход второго сумматора 6, из второго регистра 2 поступает на первый вход сумматора 6 и через второй вход первого коммутатора 11 и сдвигатель 8 — на второй вход первого сумматора 5.- При этом сдвигатели 8 и

9 пропускают операнды без сдвига, поскольку на них поступает управляющий код Q = 0 со счетчика 15. Из блока

10 памяти констант на первый вход третьего сумматора 7 поступает коэф- . йициент arctg 2O, à íà его второй

1141399 и 2 оказываются результаты х =сos 9

ВУ

H y6 = sinY.

Во втором режиме вычисляются функции crcCg у/хи к уху т у . Этому

5 режиму соответствует код "01" на входах 50 и 49.. Аналогично, как и в предыдущем режиме, по сигналу на входе 44 триггер 13 устанавливается в состояние Я „= 1, счетчик 15

10 ! в состояние Q В = О счетчик 22 — в

Э

;состояние 0т= О, триггер 21 — в состояние Q>>= 1. При этом в момент прихода синхроимпульса на вход 43 про. исходит прием исходных данных . 9 =0 в регистр 7, уо = у — в регистр 2, х = х — в регистр 1 с входов 20, 19 и 18 соответственно. Вычисления производятся по алгоритму Волдера

01 = Qp — )parctg 2 у+ (pхо2 о — хо — о у02 у

=8;+ ; arctg Z ;

= у; — (,.2 х;;

= х+ 2 у., Е1+1

У;ф1

1+1 (2) и результаты х,и в конце пеРвого

1 такта по синхросигналу с выхода 55 записываются в регистры 1-3 соответ25 ственно. Так как триггер 13 находится в состоянии Q „= 1, то элемент И 14 разрешает прохождение синхроимпульса с выхода 54 на счетный вход счетчика 15, состояние которого к концу первого такта увеличивается на единицу и становится равным Qñ = 1.

Состояние счетчика 22 тоже становится равным Q = 1. В i+i ì такте работы устройства счетчик 15 35 находится в состоянии Qс = i счетчик 22 — в состоянии Ят = i, таким образом, сдвигатели 8 и 9 пропускают операнды сдвинутыми на i разрядов вправо (в сторону младших разрядов), 4о а блок 10 памяти констант выдает по адресу i константу arctg 2 . Тогда на первые входы сумматоров 5-7. поступают операнды х,, у; и 8; соответственно, а на вторые выходы - 45 соответственно y1Z ; х;Z ; arctg 2, Сумматоры 5-7 производят действия согласно алгоритму (1), результаты х,, у;,„, В;+1 записываются в реги1ф1 ф стры 1-3 соответственно. После это- го по синхроимпульсу увеличивается состояние счетчиков 15 и 22 и становится равным соответственно Qc =i+1 и Q = i + 1. При достижении счетчиком 22 состояния -Я = Ъ триггер

21 устанавливается в нулевое состояние и запрещает дальнейшую работу устройства. При этом в регистрах 1 где

f+1 при y;)1; (-1 при у z 1. вход из третьего регистра 3 — началь3 кое значение Ир = Ч.

Старший (знаковый) разряд операнда Оо по входу 46 поступает в блок

16 управления, который вырабатывает знак алгебраического суммирования для сумматоров 5-7 ° При нулевом состоянии выхода 57 сумматоры 5 и 7 производят сложение, а иначе — вычитание из операндов на первых входах этих сумматоров. Аналогично сумматор 6 управляется состоянием выхода

58. Таким образом, на сумматорах

7, 6 и 5 производятся действия согласно первой итерации алгоритма (1).:

Результатами являются B„ = arctgS/х и х„= кГх +y . В первом такте из регистра 1 поступает на первый вход сумматора 5 через первый вход коммутатора 12 и сдвигатель 9 — на второй вход сумматора 6. у из регистра 2 поступает на первый вход сумматора 6 и через второй вход коммутатора 11 и сдвигатель 8 — на второй вход сумматора 5. На сдвигатели 8 и 9 поступает управляющий код

Gp-- 0 со счетчика 15, и они пропускают операнды со сдвигом на ноль разрядов вправо. Из блока 10 памяти констант на первый вход сумматора 7 б поступает коэффициент arctR 2, а на его второй вход из регистра 3 — 8

Блок 16 управления анализирует знаковый разряд регистра ?, поступивший на его вход 45, и выдает сигналы управления знаком алгебраического сложения на выходы 57 и 58 сумматоров

5-7 согласно алгоритму (2) .

Результаты суммирования: х,, у, B„ cooTseTcTseHH sa Hc sa Tc s регистры 1-3 по сигналу с выхода 55.

Состояние счетчиков 15 и 22 увеличивается на единицу и становится равным Op = 1 и G 1 соответственно.

Аналогично в i+1-м такте работы счет9 1141 чик 15 находится в состоянии счетчик 22 — в состоянии () = i. Таким образом, сдвигатели 8 и 9 пропускают операнды сдвинутыми на 1 разрядов вправо, а блок памяти констант выдает константу arctg 2 . Тогда сумматоры 5-7 выполняют соответственно действия х; + ;2 ;; у; - ;2 х;;

0; + ), агсйр 2, и результаты х;,, у,, иЮ;„записываются в регистры 1-3, 10 соответственно.. После этого по синхроимпульсу увеличивается состояние счетчиков 15 и 22 и становится равным Q = i+1 и Q = i +1 соответственно. При достижении счетчиком 15

22 состояния Q = 8 триггер 21 устанавливается в состояние @ = О и затт. прещает дальнейшую работу устройства.

При этом в регистрах 1 и 3 оказывают.ся результаты х = хнах +y и р = 20 а . aarctg у/х соответственно.

Вычисление функции 1ое „ х производится по несколько видоизмененному итеративному алгоритму. Исходные данные следующие: у = О; х = х с1; 25 ъ= О. На i+1-м шаге производим вычисления

=х,.+2 х,; (х при t. Ъ1; х.

1 (t; при t (1р при у . -1о8,,(1-+ 2 ) при С (J

3S причем после того, как первый раз йс. з 1 принимает последовательно значения m = 1, 2, 3, Вычисление функции производится при подаче на входы 50 и 49 кода 10. 4О

Сигналом на выходе 56 триггер 13 устанавливается в состояние Q „ = О, счетчик 15 — в состояние Qq = О, счетчик 22 — в состояние и = О. В нулевом такте по синхроимпульсу на 45 входе 43 по сигналу на выходе 55 .происходит прием исходных данных:

x0 = х — в регистр 2, ya = Π— в регистр 3. В первом такте х из регистра 2 поступает на первый вход сум- 50 матора 6 и через второй вход комму татора 12 и сдвигатель 9 — на второй вход сумматора 6. Из блока

10 памяти. констант на первый вход сумматора 7 поступает коэффициент 55

log> (1+2 ),где ш =Я = О, а на его второй вход из регистра 3 поступает начальное значение у . Сумматор

-(П

=х +2 х.1 1

Э вЂ” Ю

+ 2

>1;

t;(1; (х; . при X. ), 1 или

1+1 Х при 2- 4 1 или при 2;> 1 (g +z >. при 2 ) 1 и

1 1ъ 1;

ted<1, причем после первого раза, когда

t > 1 или I; Ъ 1, ш принимает последовательно значения е = 1,2,3...

399 10

-o

6 производит действие to = х о + 2 х .

Если t >i 1(старший разряд P48 = 1) то триггер 13 устанавливается в состояние 6 „= 1, которое остается неизменным до конца выполнения алгоритма. По приходу синхроимпульса на вход

43 по сигналу на выходе 55 в регистр

2 записывается х = tо, а в регистр .1

3 — у1 y — log „(1+2 ) в случае, если Р а = О, иначе содерлп мое этих регистров остается неизменным.

Состояние счетчика 22 становится равным йт = l. Состояние триггера 13 разрешает прохождение синхроимпульсов на счетный вход счетчика 15 через элемент И 14, и если Й = 1, то его состояние становится равным

Й = 1, иначе остается неизменным.

Аналогично в i+1-м такте состояние счетчика «15 равно Q = m, сдвигатель 9 пропускает операнд х на

m разрядов сдвинутым вправо, а сумматор 6 производит действие

-Щ х., + 2 х,, блок 10 памяти констант выдает константу log (1+2 ), и сумматор 7 производит действие уев

log „(1+2 ) . Если старший разряд

P не единица, то по синхроимпульсу полученные значения х . и у . запи1+1 +t сываются в регистры 2 и 3 соответственно. После этого при Я „= 1 со-t держимое счетчика 15 увеличивается на единицу и становится равным Q =

° i+1. а состояние счетчика 22 - QT =

i+1. Если О = 8, то алгоритм считается законченным, и триггер 21 устанавливается в Ф = О. При этом .в регистре 3 находится результат у = log x.

Вычисление функции Vx производится по улучшенному итеративному алгоритму. Исходные данные: у„= х, хо = на 1 +1-м шаге производятся вычисления

11: 11413

Вычисление функции производится при подаче на входы 50 и 49 кода "11"..

При подаче сигнала на вход 44 триггер 13 устанавливается в состояние

Й „= О, триггер 21 — в состояние Йт2= м

1, счетчик 15 — в состояние Яо= О, . счетчик 22 — в состояние 6 = О. В нулевом такте по синхроимпульсу на входе 43 происходит прием исходных данных: х = x — в регистр 2, J = 10

x — в регистр 1. В первом такте из регистра 2 поступает на первый вход сумматора 6 и через второй вход коммутатора 12 и сдвигатель 9 — на второй вход сумматора 6. При этом сум15 матор 6 производит действие t =х + о о

2 х,. Если t о 1, то триггер 13 устанавливается в состояние и „= 1.

По приходу синхроимпульса на вход

43 в регистр 4 записывается to à 20 содержимое счетчика 22 увеличивается на единицу и становится равным ба=1.

Во втором такте регистр 4 выдает

t,, которое поступает непосредственна через второй вход коммутатора 12 и.25 сдвигатель 9 на первый и второй входы сумматора 6, который производит дейст и 1о о + 2 о ЕсВН 1p > "э то триггер 13 устанавливается в состояние и „= 1, в котором остается до конца выполнения алгоритма. Одновременно о из регистра 1 поступает на первый вход сумматора 5 и через первый вход коммутатора 11 и сдвигатель 8 — на второй вход сумматора 5, -о который производит действие у +Е уо..

Если старший разряд P „ регистра 4 и знаковый разряд P сумматора 6 равны нулю, т.е. t (О и 1 о (О,то по сйгналу на шине 55 происходит прием 40 операндов x = о H у = уо +2 уо с выходом сумматоров 6 и 5 в регистры

2 и 1 соответственно, иначе содержимое этих регистров остается неизменным Одновременно с эт содер- 45 жимое счетчика 22 увеличивается и становится равным Я = 2 и, если Q „ = 1 то содержимое счетчика

15 увеличивается и становится равным 0 q - 1 — m, Аналогично в 2 ) +1-м такте сумматор 4 производит действие tf = x;+Z х;, результат которого записывается в регистр 4, состояние счетчика 22 становится т= 2 +1. В 2 +2-и такте 55 сумматор 6 производит действие

-tll

1; + 2 „, а сумматор 5 — у; + 2 у„..

Если 9; (1 и 4„(1, т.е. P4о= 0 и

99 12

Р = О, то результаты х, „= ; и у;+„= у; + 2 у; записываются в регистры 2 и 1 соответственно, и содержимое счетчика 15 увеличивает— ся (ac = rn + 1 прн 6 „= 1). При достижении счетчиком 22 состояния

Q = 16 триггер 21 устанавливается в состояние BI<.= О; и работа устройства останавливается. При этом в регистре 1 оказывается результат

У4 — <

Блок управления работает следующим образом.

При наличии сигнала начальной установки в нулевом такте на входе 44 триггер 21 устанавливается в состояние 6 = 1, а счетчик 22 — в состояние Я = О. Счетчик 22 производит подсчет количества тактов, начиная с первого, элементы 26, 27 и 37 образуют коммутатор выбора момента окончания вычислений, и сигнал с его выхода. останавливает работу устройства установкой триггера 21 в состояние

6 = О. При этом в первых трех "ежимах вычисления продолжаются 2" =8 тактов, и на вход триггера 21 подается через элементы 26 и 37 сигнал с выхода третьего разряда счетчика 22 а в четвертом режиме вычисления продолжаются 2 " = 16 тактов, и сигнал на триггер 21 подается через элементы 27 и 37 с выхода четвертого разряда счетчика 22. С выхода коммутатора, образованного элементами 24, 25 и 36, подаются стробы увеличения содержимого счетчика 15 через элемент

И 14. В четвертом режиме увеличение состояния счетчика 15 происходит в четные такты, и поэтому источником стробов является инверсный выход первого разряда счетчика 22 в отличие от остальных режимов, когда источником стробов является генератор 17 синхроимпульсов. Сигнал на выходе

53 появляется только в четвертом режиме в четные такты и разрешает выдачу содержимого регистра 4. Элемент

НЕ 41 инвертирует состояние выхода

53 и выдает сигнал на выход 56, который является разрешением выдачи одержимого регистра 2. С выхода эла мента И 35 подается сигнал на выход

55 приема кода в регистры 1-3, который сформирован конъюнкцией сигналов с выхода 54, состояния триггера 21 и состояния выхода коммутатора условия, образованного элементами 29, 30

13 1! и 38, который в первых двух режимах выдает единцу, в третьем режиме единицу, если старший разряд P сумматоров — ноль, и в четвертом режиме выдает единицу, если и разряд Р 8 и старший разряд Р 1 регистра 4 — нули. Коммутатор, образованный из элементов 31, 32 и 39, выдает управляющий сигнал через выход 57 на сумматоры 5 и 7, причем на его выходе единица, если старший разряд Р регистра 3 в первом режиме равен нулю или старший разряд Р регистра 2 во втором режиме равен единице. Коммутатор. образованный из элементов 33,, 34 и

40 и управляющий сумматором 6, имеет на выходе 58 единицу в случае, если.

41399 14

Р = 1 в первом режиме и если Р„= 0 во втором режиме. Дешифратор 23 производит дешифрацию кода режима, соответственно, на его к-м выходе присутствует единица в к-м режиме. Сигнал с выхода элемента И 28 в третьем и четвертом режимах устанавливает триггер 13 в состояние Q = О, а сигнал с выхода элемента HE 42 в пер. вом и втором режимах — в состояние

QT1 1 °

Эффективность изобретения заклю.чается в расширении функциональных возможностей устройства за счет дополнительного вычисления элементарных функций о х, х, drctg у/х и к х2 +у2 °

1141399

Составитель В.Венцель

Редактор В,Данко Техред М.Кузьма Корректор Г.Решетник

Заказ 496/36 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4