Матричное устройство для деления

Матричное устройство для деления

Иллюстрации

Показать все

Реферат

 

МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее матрицу суммирующих модулей, имеющую п столбцов (п число разрядов частного) и () строк

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИН

„„SU„„1141

4(gg) С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3654665/24-24 (22) 31.08.83 (46) 23.02.85. Бюл. N - 7 (72) А.Т.Пешков и Л.А.Глухова (71) Минский радиотехнический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

¹ 840900, кл. G 06 F 7/62, 1979.

2. Авторское свидетельство СССР

N - 817703, кл. G 06 F 7/52, 1979.

3. Карцев А.М. Арифметика цифровых машин. М., "Наука, 1969, с.515519 (прототип). (54)(57) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ

ДЕЛЕНИЯ, содержащее матрицу суммирующих модулей, имеющую h столбцов (и .— число разрядов частного) и (п+%-1) строк (1c — число разрядов делимого), преобразователь избыточного кода частного в двоичный код и и анализа торов, каждый из которых содержит первый, второй, третий, четвертый и пятый элементы И, первый, второй и третий элементы ИЛИ, первый и второй элементы НЕ, причем входы переноса, суммы и делителя кажцого (i 1)-ro суммирующего модуля (i — номер строки матрицы, j — номер столбца матрицы), исключая (i,1)-е суммирующие модули, соединены соответственно с выходом переноса (i +1, j-1) -го сум" мирующего модуля, выходом суммы (1, j — 1)-го суммирующего модуля, входом делителя (1 — 1, j-1)-ro суммирующего модуля, входы суммы и делйтеля (i, 1)-ro суммирующего модуля соединены соответственно с 1-ми разрядами входов делимого и делителя устройства, а вход вычитания — с управляющим входом деления устройства, вход переноса (М+ i-1, j ) — го суммирующего модуля соединен с входом вычитания этого же суммирующего модуля, выходы суммы и переноса (v+1 — 1,n)ro суммирующего модуля соединены соответственно с выходами двухрядного кода остатка устройства, выход .1-ro разряда частного которого соединен с выходом 1-ro разряда преобразователя избыточного кода частного в двоичный код, j-й информационный вход которого соединен с первым выходом j-го анализатора и с входом вычитания (1, j+1)-ro суммирующего модуля, вход сложения которого соединен с 1-м информационным входом преобразователя избыточного кода частного в двоичный код и с вторым вы,ходом 1 .-го анализатора, первый, второй, третий, четвертый и пятый вхо- ., ды анализатора соединены соответственно с выходами переноса и суммы (1, j)-ro суммирующего модуля, с выходами переноса и суммы (i+1, j)-го суммирующего модуля и выходом переноса (+2, j )-го суммирующего моду- отличающееся тем, что, с целью повышения быстродействия, в каждый 1-й анализатор введены дополнительно четвертый, пятый, шестой, седьмой, восьмой, девятый элементы ИЛИ, шестой, седьмой, восьмой, девятый, десятый элементы И, третий, четвертый, пятый, шестой, седьмой, восьмой элементы НЕ, причем первый вход первого элемента KIH соединен с первыми входами второго элемента ИЛИ, четвертого и восьмово

1141402 элементов И и пятым входом 1 — ro анализатора, второй вход первого элемента ИЛИ соединен с вторыми входами второго элемента ИЛИ, четвертого и восьмого элементов И и четвертым входом 1-ro анализатора, третий вход которого соединен с третьими входами первого и третьего элементов ИЛИ и третьего элемента И, с входом третьего элемента НЕ, вторым входом пятого элемента ИЛИ и вторым входом седьмого элемента И, первый вхдд которого соединен с входом четвертого элемента НЕ, с первыми входами третьего и пятого элементов ИЛИ и третьего элемента И, третьим входом второго элемента ИЛИ и вторым входом

1-го анализатора, первый вход кото— рого соединен с вторыми входами второго и шестого элементов И и первым входом первого элемента И, второй вход которого соединен с выходом первого элемента НЕ, первым входом шестого элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соецинен с выходом второго элемента НЕ, первым входом шестого элемента И и третьим входом первого элемента И, выход которого соединен с четвертыми входами первого и второго элементов

ИЛИ, вторым входом третьего элемента ИЛИ, входом пятого элемента НЕ и первым входом седьмого элемента

ИЛИ, второй вход которого соединен выходом третьего элемента И,. второй вход которого соединен с выходом четвертого элемента ИЛИ.и третьим входом четвертого элемента И, четверI

Изобретение относится к вычислительной технике.

Известно устройство для деления, содержащее счетчики делимого, делителя и результата, первый и второй счетчики, переключатель, два управляющих ключа, два формирователя импульсов, триггер и элемент И 1 J, Недостатком устройства является малое быстродействие. тый вход которого соединен с выходом пятого элемента ИЛИ и третьим входом восьмого элемента И, четвертый вход с которого соединен с выходом шестого элемента НЕ и вторым входом десятого элемента И, первый вход которого соединен с первым входом восьмого элемента ИЛИ и выходом восьмого элемента НЕ, вход которого соединен выходом шестого элемента ИЛИ и четвертым входом пятого элемента И, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, входы первого и второго эле ментов НЕ соединены соответственно с первым и вторым выходами переноса (j -1) -го анализатора, выход четвертого элемента И соединен с третьим входом седьмого элемента ИЛИ, выход которого является первым выходом $ -го анализатора, выход десятого элемента И соединен с первым входом девятого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход — с вторым входом переноса (j+1)-го анализатора, вход шестого элемента НЕ соединен с выходом седьмого элемента И, выходы третьего, четвертого и пятого элементов НЕ соединены соответственно с первым, вторым и третьим входами девятого элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выход которого соединен с первым входом переноса (j +1)ro анализатора, выход пятого элемента И соединен с входом седьмого элемента НЕ, выход которого является вторым выходом j-го анализатора.

Известно устройство для умножения и деления последовательно-параллельного действия, содержащее преобразо ватель цифр множимого (делителя) в единичный код, реверсивные счетчики.цифр .множителя (частного), реверсивные счетчики произведения (делимого), триггер реверса произведения, и групп (n — разрядность операндов) элементов И и ИЛИ $2).. 1141402

Недостатком данног о устройства является низкое быстродействие, обуславлива емо е последа ват ел ьно-параллельным принципом выполнения операций. 5

Наиболее близким к предлагаемому по технической сущности является мат ричное устройство деления, содержащее матрицу из однотипных суммирующих модулей, расположенных по и 10 столбцам (n — число разрядов частного) и n+>-1 строкам (k — число разрядов делимого), и анализаторов (детекторов), кодопреобразователь, фор. мирующий двоичный код частного, разрядные выходы частного, разрядные выходы остатка, представляемого в виде двухрядного кода, разрядные ,входы кода делимого, разрядные входы делителя и управляющий вход деления, причем входы переноса, суммы и кратного делителя каждого (i, j) го суммирующего модуля, т.е. модуля лежащего на пересечении i-и строки и j-,ãî столбца, исключая i-è, l-e сумми- 25 рующие модули и (k+j — 1, ф-е сумгыРующие модупи соединены соответственно с выходом переноса (i+1 j — 1)го суммирующего модуля, выходом суммы (i, j — 1) — го модуля и входом крат- 30 ного делителя (i-1, j-1)-го модуля, входы кратного делителя (k+i-1, j)— го суммирующего модуля, вход переноса которого соединен с входом вьгчитания, присоецинены к входу кратного делителя (k+i — 2, j — 1) — го сумгжрующе— го модуля, входы суммы и кратного делителя (i, 1)-го модуля, входы вычитания которого присоединены к управляющему входу деления, подключены 40 соответственно к i — м разрядам, входы делимого и входа делителя матричного устройства деления, первый и второй выходы i†- ro разряда остатка подключены соответственно к выходу суммы и 45 переноса (n+i-1, n)-ro суммирующего модуля матричного устройства деЛения, j-й разряд выхода частного которого присоединен к 1-му разряду выхода кодопреобразователя, j é вход "+1" ко- 50 торого соединен с выходом "+1" j-ro анализатора и входами вычитания (i

j+1)-х суммирующих модулей, вход сложения которых подключен к 1-му входу "+1" кодопреобразователя и к 55 выходу "+1" j-го анализатора, первый, второй, третий, четвертый и пятый входы которого соединены соответственно с выходами переноса и суммы (i 1)-го суммирующего модуля, с вы— ходами переноса и суммы (i+1, j)-ro суммирующего модуля и выходом переноса (i+2, j)-го суммирующего модуля, Особенностью данного матричного устройства для деления является то, что в его матрице выполняется сумми— рование с запоминанием переноса, т.е. суммирующие модули каждого столбца формируют очередной остаток в виде двухрядного кода — кода поразрядных сумм и кода поразрядных пере— носов (3 j.

Недостатком известного устройства является малое быстродействие из-за большой задержки в анализаторе при формировании выходного сигнала "+1" или "-1" по результату анализа стар1 ших разрядов двухрядного кода. остатка, полученного на предыдущем этапе деления .

Целью изобретения является повышение быстродействия матричного устройства для деления

Ноставленная цель достигается тем

) что в матричном устройстве для деления, содержащем матрицу суммирующих моцулей, имеющую л столбцов (n — число разрядов частного) и (n+k-1) строк (k — число разрядов делимого), преобразователь избыточного кода частного в двоичный код и и анализаторов, каждый из которых содержит первый, второй, третий, четвертый и пятый элементы И, первый, второй и третий элементы ИЛИ, первый и второй элементы НЕ, причем входы переноса, суммы и делителя каждого (i, j)-го суммирующего модуля (i — номер строки матрицы, j — номер столбца матрицы),.исключая (i,1)-е суммирующие модули, соединены соответственно с выходом переноса (з+1, j 1)-го сумми рующего модуля, выходом суммы (i, j-1)-го суммирующего модуля, входом делителя (i-1, j-1}-го суммирующего модуля, входы суммы и делителя (i, 1)-го суммирующего модуля соединены соответственно с

i-мы разрядами входов делимого и делителя устройства, а вход вычитания— с управляющим входом деления устройства, вход переноса (k+i-1, j}-го суммирующего модуля соединен с входом вычитания этого суммирующего модуля, выходы суммы и переноса

1141402 (и+! — 1, п)-го суммирующего модуля

Соответственно с выходами двухрядного кода остатка устройства, выход

j-го разряда частного которого соединен с выходом j — ro разряда преобра- 5 зователя избыточного кода частного в двоичный код, 1-м информационным входом соединенного с первым выходом

1-го анализатора и с входом вычитания (i j+1)-ro суммирующего модуля, вход сложения которого соединен с

j-м информационным входом преобра— зователя избыточного кода частного в двоичный код и с вторым выходом

j-го анализатора, первый, второй, третий, четвертый и пятый входы анализатора — соответственно с выходами переноса и суммы (i, j)-ro суммирующего модуля, с выходами переноса и суммы (i+1, j)-ro суммирующего моду- 20 ля и выходом переноса (i+2, j)-го суммирующего модуля, в каждый j-й анализатор введены дополнительно чет

l вертый, пятый, шестой, седьмой, вось мой и девятый элементы ИЛИ, шестой, 25 седьмой, восьмой, девятый и десятый элементы И, третий, четвертый, пятый, шестой, седьмой и восьмой элементы НЕ, причем первый вход первого элемента ИЛИ соединен с первыми вхо- ЗО дами второго элемента ИЛИ, четвертого и восьмого элементов И и пятым входом j — ro анализатора, второй вход первого элемента ИЛИ вЂ” с вторыми вхо. дами второго элемента ИЛИ, четверто- 35 го и восьмого элементов И и четвертым входом j-ro анализатора, третий вход которого соединен с третьими входами первого и третьего элементов

ИЛИ и третьего элемента И, с входом 40 третьего элемента НЕ, вторым входом пятого элемента ИЛИ и вторым входом седьмого элемента И, первым входом соединенного с входом четвертого элемента НЕ, с первыми входами третьего и пятого элементов ИЛИ и третьего элемента И, третьим входом второго элемента ИЛИ и вторым входом

j-го анализатора, первый вход которого соединен с вторыми входами вто- Ы рого и шестого элементов И и первым входом первого элемента И, вторым входом соединенного с выходом первого элемента НЕ, первым входом шестого элемента И и первым входом четвер-55, того элемента ИЛИ, второй вход которого соединен с выходом второго элемента И,первым входом соединенного с выходом второго элемента НЕ, первым входом шестого элемента И и третьим входом первого элемента И, выход которого соединен с четвертыми входами первого и второго элементов ИЛИ, вторым входом третьего элемента ИЛИ, входом пятого элемента

НЕ и первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ и тре. тьим входом четвертого элемента И, четвертым входом соединенного с выходом пятого элемента ИЛИ и третьим входом восьмого элемента И, четвертый вход которого соединен с выходом шестого элемента НЕ и вторым входом десятого элемента И, первым входом соединенного с первым входом восьмого элемента ИЛИ и выходом восьмого элемента НЕ, вход которого соединен с выходом шестого элемента ИЛИ и четвертым входом пятого элемента И, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов

ИЛИ, входы первого и второго элементов НŠ— соответственно с первым и вторым выходами переноса (j-1)-го анализатора, выход четвертого элемента И вЂ” с третьим входом седьмого элемента ИЛИ, выход которого я вля ется первым выходом j-го анализатора, выход десятого элемента И соединен с первым входом девятого элемента

ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход — с вторым входом переноса (j+1).

ro анализатора, вход шестого элемента НЕ соединен с выходом седьмого элемента И, выходы третьего, четвертого и пятого элементов НŠ— соответственно с первым, вторым и третьим входами девятого элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выходом соединенного с первым входом переноса (j+1) — го анализатора, выход пятого элемента И соединен .с входом седь. мого элемента НЕ, выход которого является вторым выходом j-ro анализатора.

IIa фиг. 1 приведена структурная схема матричного устройства для деления; на фиг. 2 — схема анализатора; на фиг. 3 — схема суммирующего модуля.

Матричное устроиство-для деления (фиг. 1) содержит суммирующие модули 1, каждый из которых имеет входы

7, 1141402 переноса 2, суммы 3, делителя 4, сложения 5 и вычитания 6, выходы переноса 7 и суммы 8, анализаторы 9, каждый из которых имеет первый 10, второй 11, третий 12, четвертый 13 и пятый 14 входы анализируемых разрядов остатка, первый 15 и второй

16 входы переноса, первый 17 и второй 18 выходы, первый 19 и второй 20 выходы переноса, преобразователь 21 10 избыточного кода частного в двоичный код, имеющий и пар информационных входов 22 и 23, 24 и 25, 26 и 27, 28 и 29 избыточного представления частного соответственно и выходы 15

30 — 34 двоичного кода частного, входы делителя 35 — 38 и делимого 39

42, выходы 43 — 50 двухрядного кода остатка соответственно, управляющий

51 вход деления. 20

Анализатор (фиг. 2) содержит первый 52, второй 53, третий 54, четвертый 55, пятый 56, шестой 57, седьмой

58, восьмой 59 и девятый 60 элементы ИЛИ, первый 61, второй 62, третий 25

63, четвертый 64, пятый 65, шестой

66, седьмой 67, восьмой 68, девятый

69 и десятый 70 элементы И, первый

71, второй,72, третий 73, четвертый

74, пятый 75, шестой 76, седьмой 77 щ и восьмой 78 элементы HE.

Суммирующий модуль (фиг. 3) содержит полный двоичный сумматор 79, первый элемент ИЛИ 80, первый 8 1 и второй 82 элементы И, элемент НЕ 83.

В предлагаемом устройстве используются положительные нормализованные делитель и делимое (делитель и делимое меньше единицы и не меньше

0,5), причем знаковые разряды в фор- 4 мировании остатка участия не принимают, обрабатываются только значащие разряды текущего остатка и кратного делителя.

При анализе старших двух разрядов 45 кода поразрядной суммы и трех разрядов кода поразрядного переноса двух.— рядного кода остатка в предлагаемом устройстве выделяют следующие ситуации, определяемые видом остатка: ненормализованный отрицательный остаток, которым считается отрицательный остаток, имеющий нулевые первый разряд кода поразрядной суммы (81=0) и втоРой РазРяд кода по- 55 разрядных переносов (П2=0) (наличие

$1=П2=0 с учетом младших разрядов двухрядного кода остатка может означать, что полученный остаток больше или равен по модулю О, 5) — в дальней шем такая ситуация называется ПОПперспективным отрицательным переполнением; нормализованный остаток, т. е. остаток, который не является ненормализованным (ПОП=-1); предварительно учтенный перенос

ПУП, к этому виду остатка относится остаток, при вынесении решения о знаке которого был учтен перенос, который вырабатывается разрядами двух— рядного кода, более младшим, чем

S1 и П2.

Эти ситуации определяются на j-u этапе деления, а учитываются при анализе остатка в начале (j+1) -ro этапа.

На каждом этапе помимо этих видов ,,остатка анализируется первый разряд

IIII кода поразрядных переносов и по два разряда из кодов поразрядных суммы (Si, S2) и поразрядного переноса (П2, ПЗ) двухрядного кода остатка. На основании результатов анализа вырабатывается либо сигнал — " 1" в текущем разряде частного (+ ), либо сигнал "+1" в текущем разряде частного ("-"), либо сигнал "0" при отсутствии сигналов "-" и "+", a также вид ситуации для следующего этапа деления.

В таблице 1 приведены правила работы анализатора. При этом местам расположения разрядов (колонка 2) анализируемого кода соответствует

Si S2

П2, ПЗ где S1, S2. — первый и второй старшие разряды поразрядной суммы остатка;

Н2, ПЗ вЂ” второй и третий разряды кода переноса (П2 — перенос из второго, ПЗ перенос из третьего pasрядов остатка).

При составлении таблицы к числу управляемых сигналов, характеризую õ остаток на предыдущем (j-1)-м такте, отнесен и сигнал П1 — перенос из первого старшего разряда остатка, сформировавшийся в начале j-го этапа деления.

Ситуации ПОП.ПУП=1 характеризуются тем, что на предыдущем (j-1)-м этапе остаток по модулю не больше

I, — (ПОП=1), поэтому при его удвоении. 1141402

50 в начале j-го этапа он не больше по модулю 1. Это означает, что если к остатку прибавить делитель со знаком, противоположным знаку остатка (a именно так прибавляется остаток на 5 отдельных этапах деления), тб поразрядная сумма знакового разряда всегда равна 1. Поэтому в данном случае можно утверждать, что остаток положительный только тогда, когда при суммировании значащих разрядов сформиру— ется перенос в знаковый разряд. Этот перенос может быть сгенерирован первым разрядом остатка (П1=1) или же .более младшими разрядами. 15

Учитывая это, в третьей колонке таблицы (ПОП ПУП П1=1) для всех кодов S1, S2, П2, ПЗ анализатором вырабатывается сигнал "-" ("+1" j-ro ,разряда частного) . Кроме того, зна чения разрядов остатка, указанных в строках 11 — 16, не могут возникнуть, так как в противном случае будет получен остаток, больший 1.

В четвертой колонке, соответствую-2 щей ситуации ПОП ПУП-П1=1, для строк

11 — 16 на основании анализируемых разрядов можно заключить, что в знаковый разряд сформирован перенос, поэтому анализатор вырабатывает сиг — 30 нал "-". Для строк 11 и 12, кроме того, вырабатывается сигнал ПУП для того, чтобы перенос, сгенерированный разрядом S2 П2 поразрядной суммы и кода переносов, вторично не учиты- д5 вался на следующем:(j-1)-м этапе деления. Для строк 1 — 6 на основании S1 S2, П2, ПЗ можно заключить, что переноса в знаковый разряд не будет, т.е. остаток отрицательный, поэтому здесь вырабатывается анализатором сигнал "+" ("-1" в разряде частного). Кроме того, для строк

1 — 4 имеет место ненормализованный отрицательный остаток, поэтому анализатор для этих строк вырабатывает сигнал ПОП. Для строк 7 — 10 не вырабатывается никаких ° сигналов (по $1, S2,:П2, ПЗ нельзя судить о значе остатка, но этот остаток по модулю меньше 0,5). Отсутствие сигналов "+" и "-" равнозначно значению

"0" в j-м разряде частного.

При случае ПОП ПУП=1 íà (j-1)-м этапе имел место ненормализованный ,отрицательный остаток, поэтому при его суммировании с нормализованным делителем в знаковом разряде получа- ется поразрядная с умма, рав на я 01 при отрицательном общем знаке (отрицательное переполнение, если не учитывать переноса из значащих разрядов).

Поэтому в случае ПОП ПУП П1 (колонка 5), если разряды S1S2, П2ПЗ поразрядных суммы и кода переносов сгенерируют перенос (строки 11 — 16), то остаток (с учетом П1=1) будет положительным. Поэтому анализатор для строк 11 — 16 вырабатывает сигнал

Кроме того, для строк 11 и 12 вырабатывается сигнал ПУП. Коды, соответствующие строкам 1 — 6, позволяют заключить, что коды S1S2 и П2ПЗ в знаковый разряд перенос не вырабатывают и остаток не станет положительным. Поэтому для строк 1 — 6 анализатор вырабатывает сигнал "+". Кроме того, для строк 1 — 4 вырабатывается сигнал ПОП. Для строк 7 — 10 не вырабатывается ни "+" ни "-", т.е.

j-й разряд частного равен О.

В случае, когда ПОП-ПУП Л1=1 (копонка 6), остаток не может быть положительным, поэтому для всех строк можно вырабатывать сигнал "+". Коды, соответствующие строкам 1 — 6, не могут иметь место, что в противном случае означало бы получение отрицательного остатка, по модулю не меньше 1. Перенос, сгенерированный разрядами SIS2 ... и П2ПЗ..., пройдя в . знакомый разряд, обязательно обнулит

1-й значащий разряд остатка, поэтому для строк 7 — 16 анализатор вырабатывает сигнал ПОП. Кроме того, во всех перечисленных строках, кроме строк 13 — 16, необходимо выработать сигнал ПУП, чтобы запретить на следующем этапе деления учет переноса, сгенерированного разрядами S2.

ПЗ....

Если для j — го этапа имеет место

ПОП ПУП П1= 1, то это.означает, что для нормализованного остатка на предыдущем (j †.1)-м этапе сформирован сигнал ПУП, т.е. уже на (j-1)-м этапе учтен перенос П1, который появляется только на j-м этапе. Поэтому в этом случае разряды S1S2... и П2ПЗ... сгенерируют перенос в знаковый разряд, Отсюда по значениям 31Я2 и П2ПЗ можно заключить, что остаток будет положительным лишь для кодов в строках 11 — 16, поэтому анализатор для этих кодов вырабатывает сигнал "-" .

Кроме того, для предупреждения пов12 разряда переноса и разряда суммы, поступающих соответственно на входы

2 и 3 прямым, если есть сигнал на входе 5 сложения, или инверсным, ес5 ли есть сигнал на входе 6 вычитания, значением разряда делителя, поступающего на вход 4.

Предлагаемое матричное устройство для деления работает, следующим обраIII зом.(для случая 4-разрядных делителя, делимого и частного, т.е. n=4, k=4).

В исходном -состоянии на входы де лителя 35 — 38 и делимого 39 — 42 (фиг. 1) подаются соответствующие.

15 разряды (только значащие без знакового разряда или разряда целой части). Далее подается сигнал на управляющий вход 5 1 деления . Делитель вычитается из делимого на суммирующих

20 модулях 1 первого (левого столбца), и на выходах 7 и 8 этих суммирующих модулей формируется двухрядный код остатка. На этом заканчивается выполнение нулевого этапа.

25 На первом этапе старшие разряды двухрядного кода остатка П1, П2, ПЗ и S1, S2 поступают на первый — пятый входы 10 — 14 анализатора. На входы

15 (ПОП) и 16 (ПУП) переноса первого щ анализатора сигналы не подаются (делимое нормализовано, и переносы на

)нулевом этапе предварительно не учи-тывались), поэтому этот анализатор вырабатывает сигналы на своих выходах 17 — 20 (соответственно "-1"

1l 11

Э

+1, выходные сигналы ПОП, ПУП) только на основании П1, П2, ПЗ иЫ,Я2.В зависимости от сигналов на вы- . ходах 17 и 18 во втором столбце суммирующих модулей 1 (фиг. 1) выполняется прибавление или вычитание из двухрядного кода остатка сдвинутого делителя (если нет сигналов на обоих выходах 17 и 18, то к остатку прибавляется код нуля).

Т аким образом, с задержкой, определяемой временем срабатывания суммирующих модулей 1 на выходах суммы 8 и переноса 7 суммирующих модулей второго столбца матрицы (фиг. 1) будет сформирован двухрядный код остатка для выполнения следующего этапа деления.

Второй этап и последующие деления

55 выполняются аналогично первому с той лишь разницей, что соответствующие анализаторы при выработке с выходных сигналов учитывают кроме сигналов на их первом — пятом входах (значе11 . 1141402 торного учета переноса, сгенерированного разрядами S2 и ПЗ, для строк

11 — 12 вырабатывается ПУП. Для кодов в строках 1 — 6 можно заключить, что переноса в знаковый разряд при учете S1S2..., П1П2... заведомо не будет., остаток отрицателен, поэтому для этих кодов анализатор вырабатывает сигнал "+". Кроме того,для кодов

1-4 строк вырабатывается сигнал ПОП.

Если имеет место ПОП ПУПУП1=1 (колонка 8), то это означает, что учет S1S2..., П2ПЗ... может привести только к одному переносу в знаковый разряд, чья поразрядная сумма должна быть равна нулю. Поэтому перенос при учете S1S2..., П2ПЗ... не изменит знак остатка, который отрицателен. Поэтому для кодов всех строк здесь можно вырабатывать анализатором сигнал "+". Однако в ситуации

ПОП ПУП П1=.1 коды строк 1 — 6 невозможны (остаток не может быть по модулю больше или равен 1), т.е,. анализатор может вырабатывать сигнал

"+" только для строк 7 — 16. Кроме того, перенос, проходя в знаковый разряд, обязательно обнуляет первый значащий разряд, поэтому для всех строк 7-16 вырабатывается еще и сигнал ПОП. Для предотвращения учета на следующем этапе переноса,сгенерированного от учета разрядов S2. и ПЗ...,для предотвращения учета на следующем этапе переноса, сгенерированного от учета разрядов S2... и ПЗ..., для Э кодов строк 7-12,формируется сигнал ПУП.

Случаи, когда ПУП П1=1, исключены из-за особенности .представления де лителя, делимого и способа формироваСлучаи положительного переполне1 ния остатка также исключен. Обуславливается это тем, что из отрицательного остатка, не превышающего 1/4,. делитель никогда не вычитается.

Таким образом, анализатор на осно4 ванин таблицы 1 формирует. свои. выходные сигналы в виде следующих логических выражений:

I "-1"= (ПЗ+$2+П2+ПОП- ПУП П1) (ПЗ+82+31+

ПОП" ПУП П1) + (31+П2+ПОП - ПУП П1) ° (ПОП+

+йУП П1);

"+1"=ПЗг 82 (Б1+П2) (П1 -ПУП+ПОП) +81 11

«П2 - (П1- ПУП+ПОП)+П1- ПОП.ПУП; поп=(поп+пыл:п()+пг 21 поп пьп::111;

ПУП=(ПОП+ПУП ПI) SI .112+22 ПЗ .81. П2 (Я1+П2) .

Суммирующий модуль предлагаемого устройства обеспечивает суммирование

13. 1141402 ния П1, П2, П2, Si, S2 двухрядного кода .остатка) на предыдущем этапе и сигналы на их входах (перспективное отрицательное переполнение 75 и предварительно учтенный перенос 16), 5 которые поступают от анализатора, использованного на предыдущем этапе деления.

После выполнения последнего этапа деления (для схемы на фиг. 1 четвертого этапа) преобразователь избыточного кода частного в двоичный код осуществляет переход от избыточного кода, сформированного анализатором, где каждая двоичная цифра принимает 15 значение "+1", "0" или "-1, к двоичному коду.

Выигрыш в быстродействии в предлагаемом устройстве по сравнению с известным обуславливается следующим. щ

В известном устройстве формирование в анализаторе выходных сигналов

"+7" или "-1" осуществляется практически в два этапа: на основании двух знаковых разрядов и трех старших зна- 25 чащих разрядов двухрядного кода остатка, полученного на предыдущем эта. пе, формируется однорядный код знако !

М п/п

ПОП .ПУП - П1 ПОП -ПУП. П1 ПОП- ПУП. П1

Г10П-ПУП.П1

ОО

"+", ПОП

"+" ПОП

"+", ПОП

01! + l l ПОП

"+", ПОП

"+", ПОП

00.00

"+" ПОП!

"+", ПОП "+", ПОП

01

"+", ПОП!!+" ПОП

"+" ПОП!

10

I!+!i!!+!I

S1S2

П2ПЗ ПОП.ПУП.П1 ПОП ПУП-П1 вых и двух старших разрядов остатка (этот этап выполняется путем сумми— рования кодов поразрядных суммы и переносов с распространением переноса); анализируются полученные четыре разряда и вырабатывается сигнал "+1" или — 1 .

В предлагаемом устройстве решение о выработке на выходе j-го анализатора сигнала "+1" или -1 формируется за счет непосредственного анализатора кода двух старших разрядов поразрядной суммы S1 S2 трех старших разрядов кода поразрядных переносов

П1, П2, ПЗ и учета сигналов перспективного отрицательного переполнения и предварительно учтенного переноса, сформированных (j-1) -м анализатором.

Помимо выигрыша в быстродействии в предлагаемом устройстве меньше затрат оборудования, так как в нем используется более простой анализатор при сохранении сложности всех остальных блоков .

Таким образом, предлагаемое матричное устройство для деления как по быстродействию так и по оборудованию превосходит известное.

1141402

ПРодолйение таблицы

1 2 .3,5 и+и

11+И

И It и+и i ПОП,ПУП

«+", Поп, ПУП

10 и и и+., ПОП, ПУП и+:,поп, пуп

01

u u и+:,Поп,nyn и+",ПОП, пуп

00 и и

10 и+",поп, пуп и+",ПОП, ПУП

"-и,ПУП

01 и и

12

"- ПУП

1 и и

tl И.

"+",поп и и и+и ПОП и и

u+",nOn

It u

11 И и+",поп

15

II u и и и+",поп и и

u+ti ПОП

11

16:; и и и+",поп

II u

".+",поп.I

10 и

Ь

-" nOn u+u ПОП ПУП "-" ПУП и+",ПОП ПУП и+и,npn,ПуП "-",Пуп и+и g0n nyg с

1141402

° 141402

1141402

Фиг 3

Составитель Е. Захарченко

Редактор В.Данко Техред M.Êóçüìà Корректор Г. Рещетник

Заказ 496/36 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 1 3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4