Устройство для сопряжения памяти с процессором

Устройство для сопряжения памяти с процессором

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее выходной регистр, мультиплексор, первый и второй блоки памяти, регистр адреса , генератор тактовых импульсов и триггер пуска, причем выход выходного регистра является выходом устройства , информационный вход выходного регистра соединен с выходом мультиплексора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков памяти, адресный вход первого блока памяти соединен с выходом старших разрядов вегистра адреса и с первым адресным входом второго блока памяти, второй адресньй вход которого соединен с выходом младших разрядов регистра адреса, информационньй вход KOTopoto является входом устройства, первьй и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтения выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, отличающееся тем, что, с целью повышения быстродействия, оно содержит память признаков обращения, группу элементов И, группу элементов задержки , первьй и второй элементы ИЛИ и элемент И, причем выход младших разрядов регистра адреса соединен с адресным входрм памяти признаков обращения , выход которой соединен с уп (Л равляющим входом мультиплексора, с входом первого элемента ИЛИ и с первыми входами элементов И группы, выходы которых через элементы задержки группы соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в единицу триггера i4iib пуска, вход установки в ноль котоN9 рого соединен с выходом элемента И, ЭО СО первый вход которого соединен с выходом первого элемента ШШ, третий эо выход генератора тактовых импульсов соединен с вторыми входами элементов И группы и элемента И.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU „„1142838

4(з1) С 06 Р 13/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР по делАм изОБРетений и ОтнРытий

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3648573/24-24 (22) 04.10.83 (46) 28;02.85. Бюл. Ф 8 (72) А.П.Кондратьев и С.В.Фирсов (53) 681. 325 (088. 8) (56) 1. Авторское свидетельство СССР.

¹ 898437, кл. G 06 F 13/06, 1980.

2. Патент США № 3859636, кл. С 06 F 9/16, опублик. 1977 (прототи -..) . (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ПАМЯТИ С ПРОЦЕССОРОМ, содержащее выходной регистр, мультиплексор, первый и второй блоки памяти, регистр адреса, генератор тактовых импульсов и триггер пуска, причем выход выходного регистра является выходом устройства, информационный вход выходного регистра соединен с выходом мультиплексора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков памяти, адресный вход первого блока памяти соединен с выходом старших разрядов регистра адреса и с первым адресным входом второго блока памяти, второй адресный вход которого соединен с выходом младших разрядов регистра адреса, информационный вход которого является входом устройства, первый и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтения выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, о т л и ч a— ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит память признаков обращения, группу элементов И, группу элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разрядов регистра адреса соединен с адресным входрм памяти признаков обращения, выход которой соединен с управляющим входом мультиплексора, с входом первого элемента ИЛИ и с первыми входами элементов И группы, выходы которых через элементы задержки группы соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в единицу триггера пуска, вход установки в "ноль" которого соединен с выходом элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элемен" тов И группы и элемента И.

1 11428

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах с микропрограммным управлением.

Известно устройство для сопряжения процессора с памятью, содержащее триггер ожидания, два элемента И, два элемента ИЛИ, два элемента НЕ, триг -. гер пуска, узел пуска-останова, узел выработки тактовых импульсов и задающий генератор 513.

Недостатком данного устройства является большой объем оборудования.

Наиболее близким к предлагаемому

«5 по технической сущности является устройство. содержащее первый и второй блоки памяти, регистр адреса, мультиплексор, узел синхронизации, триггер пуска, выходной регистр, синхровход которого соединен с первым выходом узла синхронизации, вход которого соединен с выходом триггера пуска, а второй выход узла синхронизации соединен с входом синхронизации регистра адреса, информационный вход которого является входом устройства, выход которого соединен с выходом выходного регистра, информационный вход которого соединен с выходом мультиплексора, информационные входы котоЗО рого соединены с выходами первого и второго блоков памяти, первые входы которых соединены с первыми выходами регистра адреса, вторые выходы которого соединены с вторыми входами вто-35 рого блока памяти 1.23.

В данном устройстве различные по частоте использования данные хранятся в различных по временным характеристикам памятях. Это приводит к тому, 4О что частоту обращения к данным приходится выбирать исходя из быстродействия самой мецленнодействующей памяти. Таким образом, данное устройство характеризуется низким быстродействи-15 ем.

Цель изобретения — повышение быстродействия.

Указанная цель достигается тем, что в устройство для сопряжения памяти с процессором, содержащее выходной регистр, мультиплексор, первый и второй блоки памяти, регистр адреса генератор тактовых импульсов и триггер пуска, причем выход выходного регистра является выходом устройства, информационный вход выходного регистра соединен с выходом мультиплексора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков памяти, адресный вход первого блока памяти соединен с выходом старших разрядов регистра адреса и с первым адресным входом второго блока памяти, второй адресный вход которого соединен с выходом младших разрядов регистра адреса, информационный вход которого является входом устройства, первый и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтения выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, введены память признаков обращения, группа элементов И, группа элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разрядов регистра адреса соединен с. адресным входом памяти признаков обращения, выход которой соединен с управляющим входом мультиплексора, с входом первого элемента ИЛИ и с первыми входами элементов И группы, выходы которых через элементы задержки группы соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в единицу триггера пуска, вход установки в ноль которого соединен с выходом элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элементов И группы и элемента И.

На фиг.1 изображена блок-схема предлагаемого устройства; на фиг.2— схема генератора тактовьи импул«ьсов; на фиг.3 — временная диаграмма работы устройства.

Устройство содержит (фиг.1) первый

1 и второй 2 блоки памяти, регистр 3 адреса, мультиплексор 4, выходной регистр 5, память 6 признаков обращения, генератор 7 тактовьы импульсов, триггер 8 пуска, элементы 9 задержки,, элементы И 10, элемент И 11, первый и второй элементы ИЛИ 12 и 13, вход и выход устройства 14 и 15, выходы 16, 17 и 18 генератора тактовых импульеов и вход 19 запуска генератора тактовых импульсов.

Генератор 7 тактовых импульсов содержит (фиг.,2) триггеры 20-23, 1142838 выхода блока памяти.

Код старших разрядов регистра 3 адреса (адрес

10 памяти 6) Первый разряд

Второй разряд

0

10

13

17

19

20 элементы И 24-34 элемент HE 35 и задающий генератор 36.

Сигналы на выходах 16, 17 и 18 генератора 7 обозначаются как импульсы ТИ1, ТИ2, ТИЗ соответственно.

Триггер 8 пуска и триггеры 20-23 являются синхронными RS-триггерами (S — вход установки, R - вход сброса).

Время задержки распространения сигнала элементами 9 соответствует временным характеристикам медленных памятей.

Устройство работает следующим образомм. 13

В блоке памяти хранится наиболее часто используемая информация, например микропрбграммы выполнения основных команд, определяющих быстродействие процессора. В блоке 2 памяти хра-20 нится сравнительно редко используемая информация, например микропрограммы выполнения остальной части системы ! команд, микропрограммы системы прерывания, системы восстановления, часто 5 используемые диагностические тесты и т.д.

Время задержки каждого из элементов 9 соответствует времени ожидания одной из медленных памятей, входящих 30 в состав блока 2 памяти.

В очередном i-м цикле процессора (фиг.Ç) по импульсу ТИ1 в регистр 5 заносится новая информация. Под ее управлением (выход 15 устройства) по импульсам ТИ1, ТИ2 и ТИЗ, образующим временную развертку одного цикла, производятся последовательные изменения состояния процессора в х-м цикле. По импульсу ТИ2 в регистр 40

3 адреса заносится адрес информации, которая должна обрабатываться в (i+

+1)-м цикле процессора, и начинается ее считывание из соответствующей памяти. Содержимое старших разрядов регистра 3 адреса, определяющее тип памяти, к которой производится обращение, поступает на адресные входы памяти 6. Содержимое памяти 6 для рассматриваемого примера приведено 50 в таблице.

В случае, если считываемая информация находится в блоке 1 памяти, "0" -с обоих выходов памяти 6 разре-, шают выработку очередной развертки у синхросигналов без задержки (короткий цикл) и, кроме того, поступают на вход управления мультиплексора 4. В результате, мультиплексор 4 разрешает прохождение через него информации с

Содержимое ячейки па- мяти 6

Данная микрокоманда в (i+1)-м цикле процессора по импульсу ТИ1 приниЭ 11ч мается в регистр 5, а по импульсу ТИ2 в регистр 3 адреса принимается адрес следующей информации для (i+2)-го цикла процессора.

Если следующая микрокоманда находится в одной из медленных памятей блока 2 памяти, то "1" с одного из

1 выходов памяти 6 через элементы ИЛИ 13,, И 11 по импульсу ТИЗ сбрасывает триггер 8 пуска в "0". Выработка очередной развертки синхросигналов блокируется, а следовательно, запрещается изменение состояния процессора.

"1" с выхода памяти 6 поступает на вход соответствующего элемента И 10 и разрешает прохождение через него импульса ТИЗ, который поступает на вход соответствующего элемента 9 задержки,и появляется на его выходе

2838 одновременно с появлением считываемой информации на выходе медлеьной памяти блока 2 памяти. "1" с выхода одного из элементов 9 задержки проходит через элемент ИЛИ 12 и устанавливает триггер пуска в "1", которая обеснечивает запуск новой развертки синхросигналов. В следующем (i+2)-м цикле процессора информация (команда),считанная из соответствующей медленной памяти блока 2 памяти, заносится по импульсу ТИ1 в регистр 5.

Таким образом, за счет создания переменных циклов обращения, учитывающих быстродействие памятей, предлагаемое устройство обладает большим быстродействием по сравнению с прототипом.

1142838 б

1Ó

1ß

Составитель Ю.Ланцов

Редактор Л.Алексеенко Техред С.Мигунова

Корректор Н. Король

Заказ 738/42 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР пс делам изобретений и открытий

113035., Москва, Ж-35, Раушская наб., д.4/S

Филиал ППП "Патент", r.Óàãîðîä, ул.Проектная, 4