Устройство для вычисления элементарных функций

Устройство для вычисления элементарных функций

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее регистр операции дешифратор операции, блок управления, блок сброса, регистр мантиссы результата, сумматор результата, первьй и второй умножители, регистр мантиссы члена .ряда, регистр мантиссы псевдоаргумента , регистр мантиссы константы, с первого по четвертый блоки памяти, коммутатор,.счетчик адреса и регистр мантиссы ошибки, причем вход кода операции устройства подключен к информационному входу регистра операции , выход которого соединен со входом дешифратора операции, выход регистра мантиссы константы соединен с первым информационным входом первого умножителя, выход которого соединен с первым информационным входом второго умножителя и информационным входом регистра мантиссы псевдоаргумента , выход которого соединен с информационным входом регистра мантиссы константы, вторым информационным входом первого умножит.еля и установочным входом регистра мантиссы члена ряда, выход и информационный вход которого соединены соответственно со вторым информационным входом и выходом второго умножителя, выход регистра мантиссы результата соединен с первым входом мантиссы сумматцра результата, выход счетчика адреса соединен с информационным входом коммутатора , выходы с первого по четвертый которого соединены с адресными входами соответственно с первого по четвертый блоков памяти, выходы разрядов мантиссы которых соединены с установочным входом регистра мантиссы константы, причем блок управления содержит три регистра сдвига, три элемента ИЛИ, два элемента И, генератор импульсов, распределитель импульсов , три триггера и девять групп элементов И, выход генератора импуль «Л сов соединен со входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, первыми входами эле ментов И с первой по третью групп, второй выход распределителя импульсов соединен со вторым входом перво1 го элемента ИЛИ, первыми входами О1 элементов И четвертой группы и вто- . со рыми входами элементов И первой груп4 пы, третьи входы которых соединены с выходом первого триггера, третий выход распределителя импульсов соединен с третьим входом первого элемента ИЛИ и первыми входами элементов И пятой группы, четвертый выход распределителя импульсов соединен с четвертым входом первого элемента ИЛИ и первыми входами элементов И Q шестой по восьмую групп, выход первого триггера соединен со вторыми входами элемента И второй и шестой групп, . третьи входы элементов И первой и

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3670989/24-24 (22) 30. 11. 83 (46) 15.03.85. Бюл. № 10 (72) Ю.П»Журавлев и С.З.Куракин (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

¹ 451989, кл. G 06 F 1/02,,1970.

2. Авторское свидетельство СССР № 983707, кл. G 06. F 7/544, .1981 (прототип) ° (54)(57) 1. УСТРОЙСТВО ДЛЯ ВЫ 1ИСЛЕНИЯ

ЭЛЕМЕНТАРНЪ|Х ФУНКЦИЙ, содержащее регистр операции, дешифратор операции, блок управления, блок сброса, регистр мантиссы результата, сумматор результата, первый и второй умножители, регистр мантиссы члена .ряда, регистр мантиссы псевдоаргумента, регистр мантиссы константы, с первого по четвертый блоки памяти, коммутатор, счетчик адреса и регистр мантиссы ошибки, причем вход кода операции устройства подключен к информационному входу регистра операции, выход которого соединен со входом дешифратора:операции, выход регистра мантиссы константы соединен с первым информационным входом первого умножителя, выход которого соединен с первым информационным входом второго умножителя и информационным входом регистра мантиссы псевдоаргумента, выход которого соединен с информационным входом регистра мантиссы константы, вторым информационным входом первого умножителя и установочным входом регистра мантиссы члена ряда, выход и информационный вход которого соединены соответственно со вторым информационным входом и

„„SU„„114 40 выходом второго умножителя, выход регистра мантиссы результата соединен с первым входом мантиссы сумматс ра результата, выход счетчика адреса соединен с информационным входом коммутатора, выходы с первого по четвертый которого соединены с адресными входами соответственно с первого по четвертый блоков памяти, выходы разрядов мантиссы которых соединены с

I установочным входом регистра мантиссы константы, причем блок управления содержит три регистра сдвига, три элемента ИЛИ, два элемента И, генератор импульсов, распределитель импульсов, три триггера и девять групп З элементов И, выход генератора импуль» сов соединен со входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, первыми входами эле,ментов И с первой по третью групп, второй выход распределителя импуль сов соединен со вторым входом первого элемента ИЛИ, первыми входами элементов И четвертой группы и вторыми входами элементов И первой груп пы, третьи входы которых соединены с выходом первого триггера, третий выход распределителя импульсов соеди нен с третьим входом первого элемента ИЛИ и первыми входами элементов И пятой группы, четвертый выход распределителя импульсов соединен с чет вертым входом первого элемента ИЛИ и первыми входами элементов И q шестой по восьмую групп, выход первого триггера соединен со вторыми входами элемента И второй и шестой групп, третьи входы элементов И первой и

1145340 . шестой групп соединены с выходом,цешифратора операции, входами второго и третьего элементов ИЛИ и первыми входами элементов И девятой группы, выход второго триггера соединен со вторыми входами элементов И третьей, четвертой и седьмой групп, выход третьего триггера соединен со вторыми входами элементов И пятой и восьмой групп, выходы второго и третьего элементов ИЛИ соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых соединены с выходом переноса первого регистра сдвига, выход первого элемента И соединен с информационным входом второго регистра сдвига, выход переноса которого соединен с информационным входом третьего регистра сдвига и выходом второго элемента И, выход первого элемента ИЛИ соединен со входом сдвига всех регистров сдвига выходы разрядов с пер/ вого по третий третьего регистра сдвига соединены с первыми входами соответственно с первого по третий триггеров, вторые входы которых соединены с выходом блока сброса, выход третьего разряда первого регистра сдвига соединен со вторыми входами элементов И девятой группы, информационный вход первого регистра сдвига соединен со входом начальной установки устройства, управляющий вход регистра мантиссы результата соединен с выходом первого разряда первого регистра сдвига и выходами элементов И третьей группы, управляющий вход сумматора результата соединен с выходами элементов И четвертой и седьмой групп, управляющий вход регистра мантиссы члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой и девятой групп, управ;ляющий вход регистра мантиссы псевдо аргумента соединен с выходами первогс и второго разрядов первого регистра сдвига и третьего разряда второго регистра сдвига, управляющий вход регистра мантиссы константы соединен с входами первого разряда первого и .второго регистров, сдвига, управляющий вход коммутатора соединен с выходами элементов И шестой группы, управляющий вход счетчика адреса соецинен с выходом первого разряда первого регистра сдвига и выходами элементов И первой группы, группа > правляющих входов первого умножителя соединена с выходом второго разряда второго регистра сдвига и выходами элементов И второй группы, группа управляющих входов второго умножителя соединена с выходами элементов И восьмой группы, управляющий вход регистра мантиссы ошибки соединен с выходом первого разряда первого регистра сцвига, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены счетчик порядка результата, регистр порядка константы, счетчик порядка псевдоаргумента, счетчик порядка члена ряда, первый и второй сумматоры порядка, .первые и, вторые промежуточные регистры мантиссы и порядка, регистр порядка ошибки и вычитатель, первый и второй входы мантиссы которого соединены со входами соответственно регистра мантиссы ошибки и первого промежуточного регистра мантиссы, первый и второй входы порядка вычитателя соединены с выходами соответственно регистра порядка ошибки и первого промежуточного регистра порядка, второй вход мантиссы сумматора результата соединен с выходом второго промежуточного регистра мантиссы, выход второго промежуточного регистра порядка соединен с первым входом порядка сумматора результата и информационным входом счетчика порядка результата, выход которого соединен со вторым входом порядка сумматора результата, выход регистра мантиссы члена ряда соединен с информационными входами первого и второго промежуточных регистров мантиссы, выход счетчика порядка члена ряда соединен с информационными входами первого и второго промежуточных регистров порядка и первым информационным входом первого сумматора порядка, выход и второй информационный вход которого соеди,нены соответственно с информационным входом счетчика порядка члена . ряда и выходом второго сумматора по-, рядка, первый и второй информацион1ные входы которого соединены с выходами, соответственно счетчика порядка псевдоаргумента и регистра порядка константы, информационный вход которого соединен с выходом счетчика порядка псевдоаргумента и установочным входом счетчика порядка члена ряда, 114 информационный вход счетчика порядка псевдоаргумента соединен с выходом регистра порядка константы, установочный вход которого соединен с выхо- дами разрядов порядка блоков памяти с первого по четвертый, выход вычитателя соединен со входом блока сброса выход сумматора результата соединен с информационным входом регистра мантиссы результата, установочные входы регистра мантиссы псевдоаргумента, счетчика порядка псевдоаргумента, регистра мантиссы ошибки и регистра порядка ошибки соединены соответственно со входами мантиссы и порядка аргумента и мантиссы и порядка величины ошибки, причем блок управления содержит десятую и одиннадцатую группы элементов И, первые и вторые входы элементов И десятой группы соединены с выходом первого триггера и первым выходом распределителя импульсов соответственно, первые, вторые и третьи входы элементов И одиннадцатой группы соединены соответственно с выходом второго триггера, третьим выходом распределителя импульсов и выходом сумматора результата, управляющий вход счетчика порядка результата соединен с выходом первого разряда первого регистра сдвига, управляющий вход первого промежуточного регистра мантиссы соединен с выходом первого разряда регистра сдвига и выходами элементов И десятой группы, управляющий вход второго промежуточного регистра мантиссы соединен с выходом первого разряда первого регистра сдвига и выходами элементов И десятой и одиннадцатой групп, управляющие входы первого и второго промежуточных регистров порядка соединены с выходом первого разряда первого регистра сдвига и выходами элементов И десятой группы, управляющий вход вычитателя соединен с выходами элементов И. четвертой и седьмой групп, управляю5340 щий вход регистра порядка ошибки соединен с выходом первого разряда первого регистра сдвига, управляющий вход счетчика порядка члена ряда соединен с выходом первого разряда .первого регистра сдвига и выходами элементов И пятой группы, управляющий вход счетчика порядка псевдоаргумента соединен с выходами первого и второго разрядов первого регистра сдвига и второго и третьего разрядов второго регистра сдвига, управляющий вход регистра порядка константы соединен с выходом первого разряда первого регистра сдвига и выходом первого разряда второго регистра сдвига, управляющие входы первого и второго сумматоров порядка соединены с выходами соответственно элементов И восьмой и второй групп.

2. Устройство по п ° 1„о т л и ч а— ю щ е е с я тем, что блок сброса содержит два элемента И, два триггера и элемент 2И-ИЛИ, первый и второй входы которого соединены с первым входом блока-и первым входом первого элемента И, третий и четвертый входы элемента 2И-ИЛИ соединены соответственно с первым и третьим выходами распределителя импульсов блока управления, третий выход распределителя импульсов которого соединен со вторым входом первого элемента И, выход которого соединен с первым входом пер. вого триггера, второй вход и выход которого соединены соответственно со. входом установки в "0" блока и пятым входом элемента 2И-ИЛИ, выход которого подключен к первому входу второго триггера, второй вход и выход которого соединены соответственно со входом установки в "0" блока и первым вхоцом второго элемента И, второй вход которого соединен со вторым выходом .распределителя импульсов блока управления, выход второго элемента И соединен с выходом блока сброса.

Изобретение относится к вычислительной технике и служит для вычисления элементарных функций.

Известно устройство, содержащее генератор импульсов, управляемый делительчастоты,счетчик идешифратор 111.

1145340 ности.

6

Недостатком известного устройства является узкий класс решаемых задач.

Наиболее близким по технической сущности к данному является устройст во для вычисления элементарных функций, содержащее блок управления, сумматор, два умножителя, регистр констант, регистр псевдоаргумента, четыре блока памяти, коммутатор, счетчик, регистр операций, дешифратор операций, регистр ошибки, схему сравнения, формирователь импульсов сброса, два накопительных регистра, причем управляющие входы первого и второго накопительных регистров соединены соответственно с первым и вторым выходами блока управления, третий, четвертый, пятый. шестой, восьмой,. девятый, десятый и седьмой выходы которого соединены с управляющими входами соответственного сумматора, первого умножителя, регистра ошибки, второго умножителя, коммутатора, регистра констант, регистра псевдоаргумента и счетчика, выход

25 которого соединен с информационным входом коммутатора., выходы которого соединены с блоками памяти, выходы которых соединены с первым информационным входом регистра констант, выход Зо которого соединен с первым инфоомацилснньгл входом второго умножителя, втоРОй инфОрмапиОнный ВХОД кОТОРОгo сОединен с первым выходом регистра псевдоаргумента, второй и третий вы- 35 ходы которого соединены со вторыми информационными входами регистра констант и второго накопительно" î регистра, выход второго умножителя соединен с информационным входом ре- <0 ???????????? ?????????????????????????????? ?? ???????????? ???????????????????????????? ???????????? ?????????????? ????????????" ????????, ?????????? ???????????????? ???????????????? ?? ???????????????? ?????????????????????????????? ?????????????? ?????????????? ???????????????????????????? ????????????????, ???????????? 45 ???????????? ???????????? ???????????????? ?????????????????? ???????????????????????????? ???? ???????????? ????????????????????, ??????????????????- 50 ?????????? ??????????????????, ???????????? ?????????????????? ???? ?????????????? ?????????? ?????????? ????????- 55 ??????????, ?????????????? ?????????? ?????????????????????????? ?????????????????? ???????????? ?????????? ????????????????????, ???????? ????????????????> с оецинен с выходом дешифратора операций, вход которого соединен с выходом регистра опера-. ций 2) .

Недостатком данного устройства является то, что исходные данные, результаты вычислений представлены в форме с фиксированной запятой, что значительно усложняет решение задач из-за необходимости масштабирования цифровой информации,. снижас". точность вычислений.

Ц ль изобретения — повышение точПоставленная ц ль достигается тем, что в устройство для вычисления элементарных функций, содержащее регистр onерации, дешифратор операции, блок управления„ блок сброса, регистр мантиссы результата, сумматор результата, первый и второй умножители, регистр мантиссы члена ряда, регистр мантиссы псевдoapryмента, регистр мантиссы константы, с первого цо четвертый блоки памяти, коммутатор, счетчик адреса и регистр мантиссы ошибки причем вход кода операции устройства подключен к инфор лационном",вход5- Регистра опеРации. выход которого соединен с входом дешифратора операции, выход регистра мантиссы константы "îåäèíåí с первым информационным входом первого умножителя, выход которого соединен с первым информационным входом второго умножителя и информационным входом регистра мантиссы псевдоаргумента, выход которого соединен с информационным входом регистра мантиссь кОнстанты, Втооым информационным входом первого умножителя и установочным вхоцом регистра мантиссы члена ряда, вьгход и информационный вхоц которого соединены соответственно с вторым информационным входом и выходом второго умножителя, выход регистра мантиссы результата соединен с первым входом мантиссы сумматора результата, вьгход счетчика адреса соединен с информационным входом коммутатора,, выходы с первого по четвертый которого соединен с адресньяли входами соответственно с первого по четвертый блоков памяти, выходы разрядов мантиссы которых соединены с установочным входом регистра мантиссы константы, причем блок управления содержит три регистра сдвига, три

1145340 элемента ИЛИ, два элемента И, генератор импульсов, распределитель импульсов, три триггера и девять групп элементов И, выход генератора импульсов соединен со входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, первыми входами элементов И с первой по третью групп, второй выход распределителя импульсов соединен с вторым входом первого элемента ИЛИ, первыми входами элементов И четвертой группы и вторыми входами элементов И первой группы, третьи входы которых соединены с выходом первого триггера, третий выход распределителя импульсов соединен с третьим входом первого элемента ИЛИ и первыми входами элементов И пятой группы, четвертый выход распределителя импульсов соединен с четвертым входом первого элемента ИЛИ и первыми входами элементов И с шестой по восьмую групп, выход первого триггера соединен со вторыми входами элементов И второй и шестой групп, третьи входы элементов И первой и шестой групп соединены с выходом дешифратора операции, входами второго и тре тьего элементов ИЛИ и первыми входа- ЗО ми элементов И девятой группы, выход второго триггера соединен со вторыми входами элементов И третьей, четвертой и седьмой групп, выход третьего триггера соединен со вторыми вхо- 35. дами элементов И пятой и восьмой групп, выходы второго и третьего элементов, ИЛИ соединены с первыми входамн соответственно первого и второго элементов И, вторые входы которых соединены с выходом переноса первого регистра сдвига, выход первого элемента И соединен с информационным вхддом второго регистра сдвига, выход переноса которого соединен с информационным входом третьего регистра сдвига и выходом второго элемента И, выход первого элемента ИЛИ соединен со входами сдвига всех регистров сдвига, выходы разря- 0 дов с первого по третий третьего регистра сдвига соединен с первыми входами соответственно с первого по третий триггеров, вторые входы которых соединены с выходом блока сбро- 55 са, выход третьего разряда первого. регистра сдвига соединен со вторыми входами элементов И девятой группы, информационный вход первого регистра сдвига соединен со входом начальной установки устройства, управляющий вход регистра мантиссы результата соединен с выходом первого разряда первого регистра сдвига и выходами элементов И третьей группы, управляющий вход сумматора результата соединен с выходами элементов И четвертой и седьмой групп, управляющий вход регистра мантиссы члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой и девятой групп, управляющий вход регистра мантиссы псевдоаргумента соединен с выходами первого и второго разрядов первого регистра сдвига и третьего разряда второго регистра сдвига, управляющий вход регистра мантиссы константы соединен с входами первого разряда первого и второго регистров сдвига, управляющий вход коммутатора соединен с выходами элементов И шестой группы, управляющий вход счетчика адреса соединен с выходом первого разряда первого регистра сдвига и выходами элементов И первой группы, группа управляющих входов первого умножителя соединена с выходом второго разряда второго регистра сдвига и выходами элементов И второй группы, группа управляиицих входов второго умножителя соединена с выходами элементов И восьмой группы, управляющий вход регистра мантиссы ошибки соединен с выходом первого разряда перво- го регистра сдвига, дополнительно введены счетчик порядка результата, регистр порядка константы, счетчик порядка псевдоаргумента,счетчик порядка члена ряда, первый и второй сумматоры порядка, первые и вторые промежуточные регистры мантиссы и порядка, регистр порядка ошибки и вычитатель, первый и второй входы мантиссы которого соединены с выходами соответственно регистра мантиссы ошибки и первого промежуточного регистра мантиссы, первый и второй входы порядка вычитателя соединены с выходами соответственно регистра порядка ошибки и первого промежуточного регистра порядка, второй вход мантиссы сумматора результата соединен с выходом второго промежуточного регистра мантиссы, выход второго промежуточного регистра порядка оое114

5340

5 .

t0

t5

20

35

45

SS дипел с первым входом порядка сумматора результата и информационным входом счетчика порядка результата, выход которого соединен со вторым входом порядка сумматора результата, выход регистра мантиссы члена ряда соединен с информационными входами первого и второго промежуточных регистров мантиссы, выход счетчика порядка члена ряда соединен с информационными входами первого и второго промежуточньн регистров порядка и первым информационным входом первого сумматора порядка, выход и второй информационный вход которого соединены соответственно с информационным ..входом счетчика порядка члена ряда и выходом второго сумматора порядка, первый и второй информационные входы которого соединены с выходами соответственно счетчика порядка псевдоаргумента и регистра порядка константы, информационный вход которого соединен с выходом счетчика порядка псевдоаргумента и установочным входом счетчика порядка члена ряда, информационный вход счетчика порядка псевдоаргумента соединен с выходом регистра порядка константы, установочный вход которого соединен с выходами разрядов порядка блоков памяти с первого и четвертый, выход вычитателя соединен со входом блока сброса, выход сумматора результата соединен с информационным входом регистра мантиссы результата, установочные входы регистра мантиссы псевдоаргумента, счетчика порядка псевдоаргумента, регистра мантиссы ошибки и регистра порядка ошибки соединены соответственно со входами ман.тиссы и порядка аргумента и мантиссы и порядка величины ошибки, причем блок управления содержит десятую и одиннадцатую группы элементов И, первые и вторые входы элементов И десятой группы соединены с выходом первого триггера и первым выходом распределителя импульсов соответст- . венно, первые, вторые и третьи входы элементов И одиннадцатой группы соединены соответственно с выходом второго триггера, третьим Выходом рас.— пределителя импульсов и выходом сум матора результата, управляющий вход счетчика порядка результата соединен с выходом первого разряда первого регистра сдвига, управляющий вход первого промежуточного регистра ман8 тиссы соединен с выходом первого разряда регистра сдвига и выходами элементов И десятой группы, управляющий вход второго промежуточного регистра мантиссы соединен с выходом первого разряда первого регистра сдвига и выходами элементов И десятой и одиннадцатой группы, управляющие входы первого и второго промежуточных регистров порядка соединены с выходом первого разряда первого регистра сдвига и выходами элементов И десятой группы, управляющий вход вычитателя соединен с выходами элементов И четвертой и седьмой группы, управляющий вход регистра порядка ошибки соединен с выходом первого разряда первого регистра сдвига, управляющий вход счетчика порядка члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой группы, управляющий вход счетчика порядка псевдоаргумента соединен с выходами первого и второго разрядов первого регистра сдвига и второго и третьего разрядов второго регистра сдвига, управляющий вход регистра порядка .. константы соединен с выходом первого разряда первого регистра сдвига и выходом первого разряда второго регистра сдвига, управляющие входы первого и второго сумматоров порядка соединены с выходами соответственно элементов И восьмой и второй групп, причем блок сброса содержит два элемента И, два триггера и элемент 2И-ИЛИ, первый и второй входы которого соединены с первым входом блока и первым входом первого элемента И, третий и четвертый входы элемента 2И-ИЛИ соединены соответственно с первым и третьим выходами распределителя импульсов блока управ-.: ления, третий выход распределителя импульсов которого соединен со вторым входом первого элемента И, выход которого соединен с первым входом первого триггера, второй вход и выход которого соединен соответственно со входом установки в "О" блока и пятым входом, элемента 2И-ИЛИ, Bbrxop, которого подключен к первому входу второго триггера, второй вход и выход которого соединены соответственно со входом установки в "О" блока и первым входом второго элемента И, второй вход которого соединен с вторым выходом распределителя импульсов бло1145340

10 ка управления, выход нт(эро(и .э.пиментата И соединен с вых(эдом блока сброса.

На фиг.1 представлена блок-схема устройства; на фиг.2 — блок управления, на фиг.3 — блок сброса, на фиг.4 — временная диаграмма, поясняющая работу устройства.

Устройство содержит блок 1 управления, сумматор результата 2, умножители 3 и 4, регистр 5 мантиссы ре- 10 зультата, регистр 6 мантиссы члена ряда, регистр 7 мантиссы псевдоаргумента регистр 8 мантиссы константы, четыре блока памяти 9-12, коммутатор 13, счетчик адреса 14, регистр 15

15 операции, дешифратор 16 операции, блок 17 анализа сходимости, сумматоры 18 и 19 порядков, счетчик 20 порядка результата, счетчики 21 и 22 порядков члена ряда и псевдоаргумен- 20 та, регистр 23 порядка константы, промежуточный регистр 24 мантиссы и промежуточный регистр 25 порядка, вычитатель 26, промежуточный регистр

27 мантиссы, промежуточный регистр 25

28 порядка, регистр 29 мантиссы ошибки, регистр 30 порядка ошибки, блок

31 сброса, информационные входы 32-34.

Блок 1 управления (фиг.2) содержит генератор 35 импульсов, распределитель импульсов 36, регистры 37-39 сдвига, триггера 40-42, группы 43-53 элементов И, элементы ИЛИ 54-56,, элементы И 57 и 58.

Блок 31 сброса (фиг.3) предназна- 35 чен для выдачи сигнала сброса триггеров 40-42 блока управления при до-. стижении заданной точности вычислений и содержит триггеры 59 и 60, элемент 2И-ИЛИ 61, элементы И 62-63 ° 4О

На временной диаграмме (фиг.4), поясняющей работу устройства, приведены следующие сигналы: 64-67 — син-. хроимпульсы (СИ1+СИ4); 68 — сигнал

"Пуск"; 69 — сигнал обнуления счетчик0B н регистров (У"О"); 70 — сиг-нал приема мантиссы и порядка аргумента соответственно на регистр 7 и счетчик 22, мантиссы и порядка ошибки соответственно на регистры 29 5О я 30; 71 - сигнал передачи информа.ции с регистра 7 на регистр 8, .счетчика 22 иа регистр 23; 72 — сигнал пуска второго умножителя 4 и передачи содержимого регистра 23 íà 55 счетчик 22 со сдвигом на 1 разряд влево; 73 — сигнал передачи содержимого регистра 7 и счетчика 22 или кода единицы соответственно на ре гист1э 6 и (четник 21 74 — сигнал передачи информации с выхода умности» теля 4 на регистр 7 со сдвигом на 1 разряд влево и вычитания из счетчика

22 единицы, 75 — сигнал выборки мантиссы и порядка константы из ПЗУ и передачи их на регистры 8 и 231

76 — сигнал увеличения содержимого счетчика 14 на "1" или "2" (s зависимости от вида функции); 77 — сиг- нал пуска второго умножителя 4 и вто" рого сумматора 19, 78 — сигнал передачи содержимого регистра б и счетчика 21 соответственно на промежу-. точные регистры 24 и 27 и на промежуточные регистры 25 и 28; 79 — сигнал пуска первого умножителя 3 и первого сумматора 18; 80 — сигнал передачи информации с выхода умножителя

3 на регистр 6 и с выхода сумматора

18 порядков на счетчик 21, 81 — сигнал пуска сумматора 2 на сложение содержимого регистра 20 н инверсного значения содержимого регистра 25, вычитателя 26 на вычитание IIs содержимого промежуточного регистра 28 содержимого регистра 30 82 — сигнал коррекции мантиссы члена ряда на промежуточном регистре 24 путем сдвига .вправо; 83 — сигнал пуска сумматора 2 на сложение содержимого промежуточного регистра 24 и содержимого регистра 5, вычитателя 26 на вычитание содержимого промежуточного регистра 27 и содержимого регистра 29 мантиссы ошибки 84 — сигнал передачи информации с выхода сумматора 2 на регистр 5 мантиссы результата

85 — сигнал сброса.

В устройстве используется принцип вычисления значения функции, основан. ный на разложении ее в ряд Тейлора.

При этом значение функции можно вычислить по формулам

f(q1=((zy+U, (1)

la1 где U, — i-й член ряда, U,= u,., Е(х) Ч(1), O)

Iде ((х) (1) — множители зави» сящие только от значений х и х соот ветсавенно.

Значение этих .множителей, можно легко получить, разделив 1-й член ряда íà (i-1)-й член рщца. Результа.ты вычислений приведены в описании .прототипа. Причем множитель М(х) 12

5340, М .=M» 2 ", П =П" +1.

2О

ЗО ко- ман11 114 для различных функций может принимать значение + х, + х и вычисляется на подготовительном этапе и хранится в регистре псевдоаргумента. МножИтель ! { ) ввиду ограниченности вычисляемйх членов ряда вычисляется табличным методом с помощью блоков памяти.

Для чисел, представленных в форме с плавающей запятой 1О и н

U.=М, 2 (3) где М . — мантисса i-ro члена ряда, в

Н общем случае ненормализованная 15

П . — порядок i-го члена ряда, соН ответствующей в представле-нии числа ненормализованной мантиссе.

Причем

Н

N )™ -™1 Р y(;l (4) где М... Ич@,И@„1- мантиссы множителей выражения (2) .

Н 25

П. =П;,+П, +П q(1 (5) где П; „,П „1,П !;1- порядки множителей выраже ния (2) .

Нормализованная мантисса и порядок i-го члена ряда имеют вид !

M.=M 2 (б) н

П . =П . -П

1 1 .!

Величина П,„определяется по

» личеству нулей после запятой в тиссе.

Максимальное з начение, которое может принимать П равно 2, так как

1 последовательно перемножаются нормализованные множители (мпнимальное значение множителей отличное от нуля равно О, 1) . Мантисса нормализуется путем сдвига на один разряд влево, одновременно от порядка вычитается единица. !

Для получения результата выравнивается порядок П„по порядку П результата (по большему порядку) . При этом мантисса М; сдвигается вправо на в ину П2=П1-П; М;=М; 2"2.

Мантисса результата (в общем случае ненормализованная):

М =М .+М» где М вЂ” мантисса суммы членов ряда

Х от нулевого до (i-1)-го.

Нормализованная мантисса результата имеет вид

М =М ° 2 !! П

1 к где П вЂ” порядок нормализации.

При этом необходимо учесть, что максимальное значение II равно 1 (в случае сложения двух нормализованных мантисс). 7ак как в этом случае возникает переполнение, поэтому

После получения очередного i-го члена ряда он сравнивается с заданной точностью Я !

1 ;=М 2

При этом проверяются следующие условия: если П;-П О, то закончить вычисления1 если П„-П 0 О, то продолжить вычисления; если Н!-ПС=О, то сравнивать мантиссы если И -М 6 0 то закончить выЭ числения; если N.-.N > О, то продолжить вы1 числения .

Устройство работает следующим образом.

Первоначально регистры 5-8, 23-25, 27-30 и счетчики 14, 20-22 устанавливаются в нулевое состояние.

Устройство работает в 2 этапа: подготовительный этап вычислений, который выполняется один раз, и ос" новной этап вычислений, продолжительность работы которого определяется необходимой точностью вычислений. Вначале по сигналу 69 на регистр 15 поступает код операции. Подготовительный этап начинается с расшифровки кода операции на дешифраторе 16 операции. На регистр 7 и счетчик 22 по сигналу 70 поступают соответственно мантисса и порядок аргумента х. На регистры 29 и 30 поступают соответственно мантисса и порядок заданной погрешности вычислений Е .

Далее в зависимости от значения начального члена ряда П по сигналу

73 на регистр 6 и счетчик 21 поступают или значения мантиссы и порядка аргумента х с регистра 7 и счетчика 22, или заносится код единицы.

14

По сигналу 78 содержимое регистра 6 передается на регистры 24 и 27, содержимое счетчика 21 — на регистры

25 и 28. При вычислении функций второго типа, знг ение псевдоаргументов 5 которых равно (х)=+х, мантисса аргумента с регистра 7 по сигналу 7 1 передается на регистр 8, порядок аргумента — со счетчика 22 на регистр 23. По сигналу 72 запускается умножитель 4. С регистра 23 порядок со сдвигом на один разряд влево поступает на счетчик 22. По сигналу 74 с умножителя 4 значение мантиссы аргумента в квадрате передается на 15 регистр 7. Для нормализации результата (максимум на один разряд) передача происходит со сдвигом на одчн разряд влево и от содержимого счетчика

22 вычитается единица. В результате yg подготовительного этапа на регистре

7 и счетчике 22 находятся соответственно значения мантиссы и порядка псе вдоар гуме нта.

Основной этап работы устройства 2 представляет собой два параллельных процесса: вычисление очередного члена ряда; сложение значения функции .с предыдущим членом ряда и проверка условий достижения заданной точнос- ЗО ти вычислений.

Рассмотрим один такт работы устройства по процессам.

Для вычисления значения очередного члена ряда по сигналу 75 со счет- З5 чика 14 через коммутатор 13 значение номера члена ряда поступает в один из блоков памяти 9-12, где происходит выборка мантиссы и порядка константы и передача их соответственно 40 на регистры 8 и 23. По сигналу 77 производится на умножителе 4 умножение мантиссы псевдоаргумента и ман- тиссы константы, на сумматоре 19— сложение порядков псевдоаргумента и константы. Полученные результаты по . сигналу.79 на умножителе 3 и сумматоре 18 соответственно умножаются и суммируются с мантиссой и порядком предыдущего члена ряда, значения 50 которых хранятся на регистре 6 и счетчике 21. По сигналу 80 мантисса и порядок вычисленного члена ряда передаются соответственно на регистр

6 и счетчик 21.. Одновременно с этим по сигналу 76 к содержимому счетчика 14 прибавляется единица или два в зависимости от вида функции. Для нормализации получаемых результатов передача с выхода умножителя 4 на вход умножителя 3 и с выхода умножителя 3 на вход регистра 6 осуществляется со сдвигом на 1 разряд влево, а порядок хранимых констант уменьшен на два.

Второй процесс начинается с того, что на регистры 24,27 и 25,28 по сигналу 78 поступают соответственно с регистра 6 и счетчика 21 значения мантиссы и порядка первого (очередного) члена ряда. На сумматоре 2 производится сложение мантиссы результата, значение которой находится на регистре 5 (в первом такте оно равно "0"), с мантиссой очередного члена ряда. Для сложения мантисс вначале выравниваются порядки слагаемых. Для этого от порядка результата члена ряда вычитается порядок очередного члена ряда. При этом сумматор 2 по сигналу 81 запускается на сложение содержимого регистра 20 порядка результата и инверсного значения содержимого промежуточного регистра 25 порядка. Результат передается в блок 1 управления для выработки сигнала коррекции. Иантисса с меньшим порядком (мантисса члена ряда) по сигналу коррекции 82 сдвигается вправо на количество разря-= дов, равное разности порядков. На счетчик 20 переписывается порядок с регистра 25, если на нем находится больший порядок. Далее по сигналу 83 производится сложение мантисс и результат сложения по сигналу 84 переписывается в регистр 5. При сложении мантисс может возникнуть переполнение. В устройстве предусмотрено, что при этом результат передается на регистр 5 со сдвигом на один разряд вправо, к содержимому счетчика 20 при этом прибавляется единица.

В блоке 17 анализа сходимости производится проверка результата на заданную