Процессор с микропрограммным управлением

Процессор с микропрограммным управлением

Иллюстрации

Показать все

Реферат

 

ПРОЦЕССОР С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащий арифметико-логический блок, блок памяти, блок управления микропрограммой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти , отличающийся тем, что, с целью повышения производительности , в него введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блока управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данных , синхронизирующие входы подключены к входу синхронизации процессора , а входы микрокоманд подключены к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления про -о граммой, с входом данных арифметикоел логического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адресному входу блока памяти , выход признака условного перехода арифметико-логического блока, вход прерывания и вход требования ih .вывода процессора подключены соот;D ю ветственно к первому, второму и третьему входам признаков блока равления микропрограммой, причем блок управления данными содержит элесо менты И, мультиплексор кода операции , дешифратор управления, регистры кода операции, дешифратор адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых , регистры первого и второго слагаемых , сумматор, четыре регистра o6ptero назначения, регистр выдачи данных, регистр выдачи элементов , программы, регистр вьщачи адреса, регистр уровня прерывания и мультиплексор адреса, выход которого под

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (39) (И) q(бУ С 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изоБРетений и ОтнРытий

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3577773/24-24 (22) 15.04.83 (46) 07.04.85. Бюл. У 13 (72) А.А.Соловьев, Б.Ю.Курбатов, В.С.Барашко, А.Т.Еремин,Ф.С.Власов и В.И. Румянцев (53) 681.322(088.8) (56) 1. Опубликованная заявка

Великобритании Ф 1426748, кл. С 4 А, С 06 F 9/16, 1976.

2.Булей Г. Микропрограммирование, М., "Мир", 1973, с. 112-113 (прототип (54) (57) ПРОЦЕССОР С МИКРОПРОГРАМNHbIM УПРАВЛЕНИЕМ, содержащий арифметико-логический блок, блок памяти, блок управления микропрограммой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, отличающийся тем, что, с целью повышения производительности, в него введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блока управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора дан— ных, синхронизирующие входы подключены к входу синхронизации процессо— ра, а входы микрокоманд подключены к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления про-O

Я граммон, с входом данных арифметикологического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адресному входу блока памяти, выход признака условного перехода арифметико-логического блока, вход прерывания и вход требования вывода процессора подключены соответственно к первому, второму и третьему входам признаков блока равления микропрограммой, причем блок управления данными содержит эле. менты И, мультиплексор кода операции, дешифратор управления, регистры кода операции, дешифратор адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра общего назначения, регистр выдачи данных, регистр выдачи элементов, программы, регистр выдачи адреса, регистр уровня прерывания и мультиплексор адреса, выход которого под1149273 ключен к информационному входу регистра выдачи адреса, вход микрокоманд блока управления данными соединен с первыми входами первого, второго и третьего элементов И, с первым и вторым входами четвертого элемента И, с информационными входами мультиплексора кода операции, с первым информационным aroäoì мультиплексора второго слагаемого, вход синхронизации блока управления данными подключен к вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерывания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого, выход третье— го элемента И соединен с первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса, выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы которого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагаемого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными входами регистра первого слагаемого и регистра второго слагаемого, выходы разрядов первого и второго регистров кода операции соединены соответственно с входами дешифратора управления, выходы которого подключены соответст венно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второго слагаемого, регистра выдачи адреса, регистра выдачи элементов программы, регистра уровня прерывания, регистра выдачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управления мультиплексора пер вого слагаемого, к входам сложения чисел один и два сумматора, информационные входы которого подключены соответственно к выходам разрядов регистров первого и второго слагаеO мых, выход сумматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому информационному входу мультиплексора адреса, второй информационный вход которого соединен с выходами разрядов регистра уровня прерывания, вход дешифратора адреса соединен с выходами разрядов второго регистра кода операции, выходы подключены соответственно к адресным входам первого, второго, третьего .и четвертого регистров общего назначения, тактовые входы которых соединены с выходом пятого элемента И, а выходы которых подключены к первому, второму третьему и четвертому информационным входам мультиплексора первого слагаемого, пятый информационный вход которого соединен с выходами разрядов регистра адреса прерывания, выходы разрядов регистра выдачи адреса соединены с адресным выходом блока управления данными, с информационными входами регистра адреса прерывания и регистра уровня прерывания, с шестым информационным входом мультиплек сора первого слагаемого, с вторым информационным входом мультиплексора второго слагаемого, третий информационный вход которого является первым информационным входом блока управц:ния данными, второй информационный вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым информационным входом мультиплексора второго слагаемого, выходы разрядов регистра выдачи данных подключены к информационному выходу блока управления данными и к информационному входу регистра выдачи элементов программы, выходы разрядов которого являются выходом элементов. программы, блока управления данными, а блок управления программой содержит элементы И, ИЛИ, мультиплексор адреса, мультиплексор кода операции, регистр адреса, регистр кода операции, дешифратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядон адреса, мультиплексор младших разрядов адреса, регистр задания адреса, сумматор, узел памяти программ, регистр выдачи данных, два регистра выдачи элементов программы,,выходы разрядов которых являются вы1 ходом элементов программы блока управления программой, вход микрокоманд которого соединен с первыми входами с первого по пятый элементов И, элемена ИЛИ, с информационными входами мультиплексоров адреса и кода операции, .вход синхронизации блока управления программой соединен с вторыми входами с первого по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второго элемента И подключен к тактовым входам регистра адреса, регистра кода операции и регистра задания адреса, выход третьего элемента И подключен к тактовым входам первого и второго регистров выдачи элементов программы и регистра выдачи данных, выход четвертого элемента И подключен к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с информационными входами регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы дешифратора управления подключены соответственно к вторым входам шестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и младших разрядов адреса, к входам разрешения записи и к входам установки первого и второго регистров выдачи элементов программы, к входу разрешения

149273 записи регистра выдачи данных к входам сложения чисел один и два сумматора, выходы дешифратора адреса подключены соответственно к адресным входам с первого по четвертый регистров общего назначения, тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу сумматора, выходы разрядов каждого регистра общего назначения соединены соответственно с первыми, вторыми, третьими и четвертыми информационными входами мультиплексора старших разряцов адреса и мультиплексора младших разрядов адреса, пятые информационные входы которых соединены с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших раз" рядов адреса соединены соответственно с первым и вторым адресными входами блока управления программой, выходы подключены к информационному входу регистра задания адреса, вьмоды разрядов которого подключены к информационному входу сумматора и к адрес" ному входу узла памяти программ, разрешающий вход которого подключен к выходу шестого элемента И, а выход соединен с информационными входами первого и второго регистров выдачи элементов программы, выход сумматора соединен с информационным входом регистра выдачи данных, выходы разрядов которого являются информацкониык выходом блока управления программой .

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в вычислительных системах.

Известен процессор, содержащий функциональный блок для выполнения логических (арифметических) операций, блок регистров, средства выработки адресов микрокоманд, средства выработки адресов микрокоманд, управляющую память (11 .

Недостатком этого процессора является низкая производительность

) так как используется макрокоманда фиксированной длины, трехуровневый процесс обработки информации (макро1149273 команда — микрокоманда — управляющая команда) и единая шина связи процессора с управляющей памятью и памятью даннь>х.

Наиболее близким по технической сущности к изобретению является процессор, содержа»в>й основную память, арифметическое и логическое устройства, блоки регистров или местную сверх быстродействующую память и блок уп- 1О равления, подсоединенные к общим шинам, причем первые входы основной памяти, первые входы арифметического и логического устройства., первые входы блока регистров, первые выходы блока управления соединены с первой шиной, вторые входы-выходы основной памяти, вторые входы †выхо арифметического и логического устройства, вторые входы-выходы блока ре- щ гистров, вторые входы-выходы блока управления соединены с второй шиной третьи входы-выходы основной памяти, третьи входы-выходы арифметического и логического устройства, третьи входы-выходы блока регистров и третьи входы-выходы блока управления — с третьей шиной, четвертые входы-выхоцы арифметического и логического устройства, четвертые входы-выходы блока регистров, четвертые входы-выходы блока управления соединены с четвертой шиной (2„!.

Недостатком известного процессора является снижение производитель35 ности, вызванное невозможностью одновременной обработки информации и формирования адресов основной памяти а также одновременного обращения блоков процеcñîpà к регистрам общего назначения (местной> сверхбь>стродейст. вующей памяти), с которыми блоки связаны единой шиной.

Целью изобретения является повышение прои=-нодительности процессоpG °

Поставленная цель достигается тем, что в процессор, содержащий арифметико-логический блок,. блок памяти, блок управления микропрограм- о мой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных. информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подкл>очень> к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, введены блок управления данными, блок управления программой и коммутатор элементов программы, входь> которого соединены соответственно с выходами данных арифметика--логического блока, выходами элементов программы блока управления. данными и блоками управления программой, выход коммутатора данных подключен к первому информационному входу блока управления панными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данных, синхронизирующие входи — к входу cHHxpo»è:->àöÿè процессора, а входы микр -:команд — к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления программой, с входом данных арифметико-логического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адре> "му входу блока памяти, выход изнака условного перехода арифмс;ико-логического блока, вход прерывания и вход требования вывода процессора подключены соответственно к первому второму и третьему входам признаков блока управления микропрограммой, причем блок управления данными содержиF элементы И, мультиплексор кода операции, дешифратор управления, регистры кода операции, це -i«hpaopa адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра общего назначения регистр выдачи данных, регистр выдачи элементов программы, регистр выда >и адреса, регистр уровня прерывания и мультиплексор адреса, выход которого подключен к информационному входу регистра выдачи адреса, вход микрокоманд блока управления даннь>ми соединен с первыми входами первого, второго и третьего элементов И, с первым и вторым входами

1 149273 четвертого элемента И, с информационными входами мультиплексора кода операции, с первым информационным входом мультиплексора второго слагаемого, вход синхронизации блока управления данными подключен к -вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерывания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого, выход третьего элемента И соединен с первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса. выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы которого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагаемого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными 30 входами регистра первого слагаемого и регистра второго слагаемого, выходы разрядов первого и второго регистров кода операции — соответственно с входами дешифратора управления, выходы которого подключены соответственно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второго слагаемого, регистра выдачи адре- щ са, регистра выдачи элементов программы, регистра уровня прерывания, регистра выдачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управ 45 ления мультиплексора первого слагаемого, к входам сложения чисел адин и два сумматора, информационные входы которого подключены соответственно к вьгходам разрядов регистров первого gO и второго слагаемого, вьгход сумматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому инфарма— цианному входу мультиплексора адреса 5 второй информационных вход которого соединен с выходами разрядов региства уровня прерывания, вход дешифрата за адреса — с выходами разрядов второго регистра к:>ла аг ерапии, выходы подключены соответственно к адресным входам первого, второго, третьего и четверто". î регистров об-щ,его назначения,. тактовые входы которых соединены с выхсдом пятого элемента И, а выходы подключены к первому, второ му,. третьему и четвертому информационным входам мультиплексора первого слагаемого, пятый информационный вхсд1 котcporo соединен с выходами разрядав регистра адреса прерывания, выходы разрядов регистра выдачи адре— адресным вь.ходом блока управления данными, с информационными входами регистра адреса прерывания и регистра уровня прерывания, с шестым информационным входом мультиплексора первого слагаемого, с вторым и»формационным входом мультиплексо— ра второго слагаемого, третий информационный вхац которого является первым информационным, входом блока управления данными, второй информацион»ый вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым инфармацио; »ым входом мультиплексора второго слагаемого, выходы разрядов регистра вьдачи данных подключены к инфсрмацианному выходу блока управления данными и к информацианноыу входу регистра выдачи элементов программы, выходы разрядов которого являются выходом элементов программь1 блока управления данными, блок управления программой содержит элементы И, ИЛИ, мультиплексор адреса, мультиплексор кода операции, регистр апреса, регистр кода оп= ðàöèè, дешифратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядов адреса, мультиплексор младших разрядов адреса, регистр задания адреса, сумматор, узел памяти программ, регистр выдачи данных, два регистра выдачи элементов програм мы, выходы разрядов которых являются выходам элементов программы блока справления программой, вход микрокоманд которого соединен с первыми зходами с первого по пятый элемен— тав И, элемен-а ИЛИ, с информационным входами мультиплексоров адреса и кода операции, вход синхро1149273 низации блока управления программой— с вторыми входами с перного по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второ- S го элемента И вЂ” к тактоным входам регистра адреса, регистра кода операции и регистра задания адреса, 1 выход третьего элемента И вЂ” к тактовым входам первого и второго регистрон вьдачи элементов программы и регистра вьдачи данных, выход четвертого элемента И вЂ” к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым l5 входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с ин- 20 формационными входами регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы 25 дешифратора управления подключены соответственно к вторым гходам шестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и млад- З() ших разрядов адреса, к входам разрешения записи и к входам установки первого и второго регистров вьдачи элементов программы, к входу разрешения записи регистра выдачи данных к входам сложения чисел один и дна сумматора, выходы дешифратора адреса подключены соотнетственно к адресным входам с первого по четвертый регистров общего назначения, тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу сумматора, выходы разрядов каждого регистра общего назначения соединены соот- 45 ветственно с первыми, вторыми, третьи ми и четвертыми информационными входами мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса, пятые информационные входы которых соединены с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса — соответственно с первым и вторым адресными входами блока управления программой, выходы подключены к информационному входу регистра задания адреса, выходы разрядов которого подключены к информационному входу сумматора и к адресному входу узла памяти программ, разрешающий вход которого подключен к выходу шестого элемента И, а ныход соединен с информационными входами первого и второго регистров выдачи элементов программы, выход сумматора — с информационным входом регистра выдачи данных, выходы разрядов которого являются информационным выходом блока управления программой.

На фиг. 1 представлена структурная схема процессора; на фиг. 2 ункциональ. зя схема арифметико-логического блока; на фиг. 3 — схема блока управления данными, на фиг. 4 схема блока управления программой, на на фиг. 5 — схема блока управления микропрограммой; на фиг. 6 — формат микрокоманды (оператора) процессора",на фиг. 7 — микрокоманда процессора, общий вид, на фиг. 8 формат микрокоманды арифметико-логического блока; на фиг. 9 — формат микро .оманды блока управления данными, на фиг. 10 — формат микрокоманды блока памяти; на фиг. 11 — фор. мат микрокоманды блока управления программой; на фиг. 12 — форматы микрокоманды другого блока управления микропрограммой; на фиг. 13 микропрограмма оператора Управление по счетчику", на фиг. 14 — последовательность микроопераций опеи ратора Управление по счетчику".

Б тексте приняты следующие буквенные обозначения:

КСП вЂ” код структуры процессора;

КУП вЂ” код управления процессора;

КС вЂ” код структуры блоков, H0 — непосредственный операнд, КОп — код операции, ДКОп - дополнительный код операции;

А — адрес;

L — шина„

P0H — регистр общего назначения;

Т вЂ” тактовый синхросигнал;

АС01 — относительный адрес ячейки блока 3, Н вЂ” память, Т - такт процессора.

1149273

На фиг. 1-14 приняты следующие обозначения: арифметико-логический блок 1, блок 2 управления данными, блок 3 памяти, блок 4 управления программой, блок 5 управления микропрограммой, коммутатор 6 данных, коммутатор 7 элементов программы, шина 8 адреса, шина 9 микропрограм— много управления, вход 10 синхронизации, вход 11 требования вывода, 1О вход 12 прерывания, связь 13 признаков условного перехода, элементы

И 14-17, регистр 18 команд, дешифратор 19 команд, регистр 20 адреса, дешифратор 21 адреса, мультиплексоры 22 и 23 первого и второго операндов, регистр 24 первого операнда, регистр 25 второго операнда, сумматор 26, регистр 27 признаков перехода, мультиплексор 28 признака, элемент И 29, мультиплексор 30 результата элемент И 31, регистры

32-37 общего назначения, регистр 38 выдачи данных, регистр 39 выдачи элементов программ, сигнал 40 записи первого операнда, сигнал 41 выдачи второго операнда прямым кодом, сигнал 42 выдачи второго операнда ( л обратнъм кодом, сигнал 4э выдачи второго операнда со сдвигом влево на 30 один разряд, сигнал 44 передачи содержимого младших разрядов кода микрокоманды в качестве второго операнда, сигнал 45 выработки первого признака перехода, сигнал 46 выработки второго признака перехода, сигнал 47 выработки третьего признака перехода, сигнал 48 выработки четвертого признака перехода, сигнал

49 выработки + 1 на сумматор, сигнал 40

50 записи результата, управляющие сигналы 51-53 мультиплексором результата, сигнал 54 адрес (000) регистра общего назначения, сигнал 55 адреса (СОI) регистра общего назначения, 45 сигнал 56 ацреса (010) регистра общего назначения, сигнал 57 адреса (011) регистра общего назначения, сигнал 58 адреса (100) регистра общего назначения, сигнал 59 адреса so (101) регистра общего назначения, сигнал 60 адреса (110) регистра выдачи данных, сигнал 61 адреса (111) регистра выдачи элементов программ, выходы 62-67 регистров общего назна- sz чения вход 68 данных, вход 69 элементов программ, элементы И 70-73, мультиплексор 74 кода операции, регистры 75 и 76 кода операции, дешифратор 77 управления, дешифратор 78 адреса, p= ãèстр 79 адреса прерывания, мультиплексор 80 первого слагаемого, мультиплексор 8 I второго слагаемого, регистр 82 первого слагаемого регистр 83 второго слагаемого, сумматор 84, элемент И 85, регистры 8689 общего назначения, регистр 90 выда чи данных, регистр 91 выдачи элементов программ, регистр 92 уровня прерываний, мультиплексор 93 адреса, регистр 94 выдачи адреса, сигналы

95-100 кода операции, сигнал 101 записи на регистр адреса, используемого в режиме прерывания, сигнал

102 (-2), сигнал 103 записи на регистр первого слагаемого, сигнал 104 (+ i), сигнал 105 (+2), сигнал 106 записи на регистр второго слагаемого сигнал 107 записи на регистр выдачи данных, сигнал 108 записи на регистр уровня прерываний, сигнал 109 записи -u. регистр выдачи элементов программ, сигнал 110 управления мультиплексором адреса, сигнал 111 записи на регистр выдач-: адреса, сигнал f12 записи резуль-ата, сигнал 113 адреса (00) регистра общего назначения, сигнал I14 адреса (01) регистра общего назначения, сигнал 115 адреса (10) регистра обшего назначения сигнал 116 адреса (11) регистра общегo назначения, выходы 1I7-120 регистров общего назначения, элементы И 2fi †1, элемент ИЛИ 125, элемент И 126, мультиплексор 127 адреса, мультиплексор 128 кода операции. регистр 129 адреса, регистр 130 кода операции, дешифратор ii31 адреса, дешифратор 132 управления, элементы И

133 и 134,. регистры 135-138 общего назначения, счетчик 139 элементов программы, мультиплексор 140 старших разрядов адреса, мультиплексор 14 1 младших ра" ðÿäîâ адреса,,регистр 142 задания адреса, сумматор 143, элемент И 144, узел 145 памяти программ

I у регистр 1ч6 выдачи элементов программы, регистр 147 выдачи элементов программы, регистр 148 выдачи данных, сигнал 149 адреса (00) регистра общего назначения, сигнал 150 адреса (01) регистра общего назначения, сигнал 151 адреса (10) регистра общего назначения, сигнал 152 адреса (11) регистра общего назначения, сигналы l53-158 управления мульти1149273

12 плексорами адреса, сигнал 159 записи результата, сигнал 160 выработки "+1" на сумматор, сигнал 161 выработки "+2" на сумматор, сигнал

162 записи на счетчик элементов программы, сигнал 163 обращения к узлу памяти программ, сигнал 164 записи на регистр выдачи элементов программы старших разрядов, сигнал 165 установки в 0" старших разрядов регистра вьдачи элементов программы, сигнал 166 записи на регистр вьда- чи элементов программы младших разрядов, сигнал 167 установки в "0" младших разрядов регистра вьдачи элементов программы, сигнал 168 записи на регистр вьдачи данных, выходы 169172 регистров общего назначения, выход 173 счетчика элементов программы, элементы И 174-179, регистр 180 адреса, дешифратор 181 адреса, мультиплексор 182 кода операции, дешифратор 183 команд, регистр 184 режимов работы, дешифратор 185 режима, дешифратор 186, дешифратор 187 адреса, триггер 188 блокировки прерывания, триггер 189 запроса, триггер

190 прерывания, сумматор 191, триггер 192 результата, мультиплексор

193 результата, счетчики 194-197 30 адресов, регистр 198 вьдачи кода микрокоманды, узел 199 памяти микропрограмм, элемент И 200, мультиплексор 201 адреса, регистр 202 адреса, мультиплексор 203 адресов, регистр

204 вьдачи данных, сигнал 205 адреса (ОО) счетчика адресов, сигнал 206 адреса (01) счетчика адресов, сигнал 207 адреса (10) счетчика адресов, сигнал 208 адреса (11) счет- 40 чика адресов, сигнал 209 записи на триггер блокировки прерывания, сигнал 2 10 записи на триггер прерывания, сигнал 211 записи на регистр режима сигнал 212 записи на счет- 15

) чики с сумматора, сигнал 213 формирования управляющих сигналов мультиплексора адреса, сигнал 214 записи на регистр выдачи кода микрокоманды, сигнал 215 обращения к узлу SO памяти микропрограмм, сигнал 216 записи на регистр выдачи данных, выход 217 триггера прерывания, выходы 218-220 регистра режима, выходы

221-224 дешифратора режима, сигналы 225 — 227 управления мультиплексором адреса, сигналы 228-231 записи на счетчики адресов выходы 232 — 235 счетчиков адресов.

Формат оператора состоит из полей:

236 — номера оператора, 237 — данньгх, 238 — меток.

В табл. 1 приведен список микрокоманд арифметико-логического блока, в табл. 2 — прохождение информации через мультиплексор для перного операнда блока 1, в табл. 3 прохождение информации через мультиплексор для второго операнда блока 1, в табл. 4 — прохождение информации через мультиплексор для результата блока 1, в табл. 5 — прохождение информации через мультиплексор блока 1; в табл. б — список микрокоманд блока 2 управления данными, в табл. 7 — прохождение информации через мультиплексор для первого слагаемого б; ока Z; в табл. 8 — прохождение информации через мультиплексор для второго слагаемого блока 2, в табл. 9 — прохождение информации через мультиплексор адреса блока 2, в табл. 10 — список микрокоманд блока 4 управления программой, в табл.11 прохождение информации через мультиплексор для селекции адреса регистра общего назначения блока 4; в табл. 12 — прохождение информации

«epeз, ультиплексор для селекции кода операции блока 4, в табл. 13 — про хождение информации через мультиплексор селекции адреса старших разрядов для памяти программ, в табл. 14 — прохождение информации через мультиплексор селекции адреса младших разрядов для памяти программ; в табл. 15 — список микрокоманд блока 5 управления микропрограммой; в табл. 16 — прохождение информации через мультиплексор для се- лекции кода операции блока 5; в табл. 17 — появление информации на выходе дешифратора блока, в табл, 18 — выработка сигнала записи на счетчики адресов блока 5; в табл. 19 — прохождение информации через мультиплексор; в табл. 20— прохождение информации через мультиплексор, в табл. 21 — прохождение информации через мультиплексор, в табл. 22 — режимы работы процессора, в табл. 23 — сравнительные характеристики по быстродействию.

Каждый блок процессора представляет собой автономное устройство

1149273 обработки и хранения информации, которое имеет собственную систему микрокоманд, специализированную на вьп|олнение определенного круга функций в общем вычислительном процессе. 5

Блок 1 предназначен для выполнения арифметических и логических операций над байтами, битами словами, а также для выработки и запоминания признаков результата операций.

Блок 2 служит для формирования адресов данных, система микрокоманд этого блока позволяет некоторые действия над данными. 15

Блок 3 памяти представляет собой запоминающее устройство с произвольной выработкой для записи и чтения информации, работающее под управлением микрокоманды. М

Блок 4 предназначен для формирования адресов текущих элементов программ и констант.

Блок 5 обеспечивает формирование адресов микрокоманд и выдачу кодов микрокоманд процессора.

Функциональные воэможности процессора можно распарить, подключая необходимые блоки, например блок умножения-деления, блок ввода-выво- 30 да и т.д.

Для эффективной загрузки всех имеющихся блоков предпочтительными являются сложные макрокоманды (операторы), обеспечивающие наличие необходимого числа совместимых микроопераций. Поэтому в качестве макрокоманд процессора использованы многослоговые операторы, позволяющие по сравнению с обычными коман- 4в дами более оптимально использовать имеющееся оборудование. В обшем случае формат операторов (фиг. 6) содержит поля трех типов: поле 236 номера оператора, поле 237 — данных, поле 238 — меток. Наличие оля 236 номера оператора является адресом начала микропрограммы. Поле 237 данных и поле 238 меток могут состоять из нескольких подполей, максимальное количество подполей не фиксируется.

Наличие полей 237 данных и 238 меток, их структура и размер определяются функциями, реализуемыми каждым конкретным оператором. В поле 237 данных могут указываться: адреса операндов, задаваемые в соответствии с выбранным способом адресации, номера программных модулей, непосредственные операнды всех предусмотренных

THIToB данных JTMhoH c7 руктуры. JIoJIp.

238 меток содержится в тех операторах, которые предусматривают возможность передачи управления, в этом поле задаются адреса (метки) перехода.

Наряду с отHîсительí ) простыми операторами общего назначения типа:

"Сложение слов", "Коньюнкция байтов", "Переход по счетчику, 10бнуление мас сива слов", и т.д. разработаны сложные операторы: "Цепочка условных переходов, Вычисление длины вектора", "Поворот системы координат и т.д.

Работа процессора осуществляет- . ся под управлением программы, записанной в узле 145 памяти программ на языке операторов. По значению номера оператора (поле 236) в процессоре запускается управляющая программа второго уровня — микропрограмма исполнения, которая реализует весь процесс обработки, последовательно читая остальные поля оператора и интерпретируя их в соответствии с запрограммированным алгоритмом.

МиткропрОграммный принцип управления процессором заключается в задании каж дому блоку инструкции (микрокоманд), которая в нем реализуется в подпроцес соре. Так как все блоки автономны и догускают параллельную работу, микрокоманда процессора представ