Устройство для сжатия и восстановления информации

Устройство для сжатия и восстановления информации

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СЖАТИЯ И,ВОССТАНОВЛЕНИЯ ИНФОРМАЦИИ, содержащее блок управления, первый выход которого подключен к первому входу первого регистра, второй выход блока управления подключен к первому входу блока памяти, второй и третий регистры, первый блок сравнения, блок элементов ИЛИ, отличающееся тем, что, с целью повышения пропускной способности устройства , в него введены блоки регистров, четвертый регистр, блок вычитания, блоки элементов И, блок элементов НЕ, второй блок сравнения, узел формирования вектора, узел формирования входной последовательности, дешифратор, первбй вход первого блока регистров является информационным входом устройства, второй вход которого подключен к третьему выходу блока управления, выходы первого блока регистров подключены к первым нходпм учла формирования вектора и к первьм входам блока вычитания, выход которого подключен к первому входу второго блока регистров, второй вход которого .подключен к четвертому выходу блока управления, выход второго блока регистров подключен к первому входу первого блока, элементов И и через блок элементов Н& к первому входу второго блока элементов И, второй вход которого подключен к пятому выходу блока управления , выход второго блока элементов И подключен через дешифратор к первому входу блока управления, шестой выход которого подключен к второму входу первого блока элементов И, выход которого подключен к первому (Л входу третьего блока регистров, второй вход которого подключен к седьмому выходу блока управления, выходы третьего блока регистров подключены через узел формирования входной последовательности к входу четвертого блока регистров, первый и второй вхо4 СО Ю QD ды которого подключены соответственно к восьмому и девятому выходам блока управления, выход четвертого блока регистров подключен к первому % входу третьего блока элементов И, сл второй вход которого подключен к десятому выходу блока управления, выход третьего блока элементов И подключен к первому входу блока элементов ИЛИ, выход которого подключен к второму входу блока памяти, третий вход которого подключен к одиннадцатому выходу блока управления , двенадцатый выход которого подключен к первому входу счетчика, выход счетчика подключен к четвертому входу блока памяти, первому входу

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (39) (!!) 4(5)) С 08 С 15 06

1ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСИОМ,Ф СВИДЕТЕЛЪС ГВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbtTMA (21) 3665914/24-24 (22) 28.1.1 83 (46) 07.04.85. Бюл. )) 13 (72) Н.П. Вайда, В.П.Семеренко, Г.К. Сироцинский и В.Т.Шпилевой (71) Винницкий политехнический институт и Специальное проектно-конструкторское и технологическое бюро реле и автоматики (53) 621.398(088.8) (56) 1. Авторское свидетельство СССР 431532, кл. G 08 С 19/16, 1975.

2. Авторское свидетельство СССР

)) 934523, кл. С 08 С 15/06, 1982 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ СЖАТИЯ

И,ВОССТАНОВЛЕНИЯ ИНФОРМАЦИИ, содерL жащее блок управления, первый выход которого подключен к первому входу первого регистра, второй выход блока управления подключен к первому входу блока памяти, второй и третий регистры, первый блок сравнения, блок элементов ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены блоки регистров, четвертый регистр, блок вычитания, блоки элементов И, блок элементов

HF., второй блок сравнения, узел формирования вектора, узел формирования входной последовательности, дешифратор, первый вход первого блока регистров является информационным входом устройства, второй вход которого подключен к третьему выходу блока управления, выходы первого блока регистров подключены к первым нходам учла Формирования вектора и к первым входам блока вычитания, выход которого подключен к первому входу второго блока регистров, второй вход которого подключен к четвертому выходу блока управления, выход второго блока регистров подключен к первому входу первого блока, элементов И и через блок элементов НЕ. к первому входу второго блока элементов И, второй вход которого подключен к пятому выходу блока управления, выход второго блока элементов И подключен через дешифратор к первому входу блока управления, шестой выход которого подключен к второму входу первого блока элементов И, выход которого подключен к первому входу третьего блока регистров, второй вход которого подключен к седьмому выходу блока управления, выходы третьего блока регистров подключены через узел формирования входной последовательности к входу четвертого блока регистров, первый и второй входы которого подключены соответственно к восьмому и девятому выходам блока управления, выход четвертого блока регистров подключен к первому входу третьего блока элементов И, второй вхбд которого подключен к десятому выходу блока управления, выход третьего блока элементов И подключен к первому входу блока элементов ИЛИ, выход которого подключен к второму входу блока памяти, третий вход которого подключен к одиннадцатому выходу блока управления, двенадцатый выход которого подключен к первому входу счетчика, выход счетчика подключен к четвертому входу блока памяти, первому входу

1149295 первого блока сравнения и второму входу первого регистра, выход которого подключен к второму входу первого блока сравнения, выход которого подключен к второму входу блока управления, выход блока памяти подключен к первому входу второго регистра, второй вход которого подключен к тринадцатому выходу блока управления, выход второго регистра подключен к первому входу второго блока сравнения и первому входу четвертого блока элементов И, выход второго блока сравнения подключен к третьему входу блока управления, второй вход второго блока сравнения подключен к выходу третьего регистра и первому входу пятого блока элементов И, второй. вход которого подключен к четырнадцатому выходу блока управления, выход пятого блока элементов И подключен к второму входу блока элементов ИЛИ, второй вход четвертого блока элементов И подключен к пятнадцатому выходу блока управления, выход четвертого блока элементов И подключен к второму входу узла формирования вектора, третий вход которого подключен к шестнадцатому выходу блока управления и второму входу счетчика, четвертый и пятый входы узла формирования вектора подключены соответственно к семнадцатому и восемнадцатому выходам блока управления, выходы узла формирования вектора подключены к вторым входам блока вычитания и первым входам четвертого регистра, второй вход которого подключен к девятнадцатому выходу блока управления, выход четвертого регистра подключен к первому входу шестого блока элементов И, второй вход которого подключен к двадцатому выходу блока управления, четвертый и пятый входы которого являются соответственно первым и вторым управляющими входами устройства, выход шестого блока элементов И является информационным выходом устройl ства.

2. Устройство но п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит распределители импуль. сов, регистры, генератор импульсов, триггеры, элемент задержки, счетчик, элементы ИЛИ и элементы И, выход генератора импульсов подключен к первым входам первого — шестого элемен-, тов И, выходы первого — четвертого элементов И подключены к входам соответствующих распределителей импульсов, первые выходы первого и второго распределителей импульсов подключены к первым входам соответственно седьмого и восьмого элементов И, выходы которых подключены к первому и второму входам первого элемента ИЛИ, выход первого элемента ИЛИ подключен к входу первого регистра, выходы которого подключены к вторым входам соответственно четвертого — первого элементов И, первый выход четвертого распределителя импульсов подключен к первому входу второго элемента ИЛИ, второй выход четвертого распределителя импульсов подключен к первому входу счетчика, третий выход четвертого распределителя импульсов подключен к первому входу третьего элемента

ИЛИ и первому входу четвертого элемента ИЛИ, выход которого подключен к первому входу первого триггера, второй вход которого подключен к выходу пятого элемента ИЛИ, второй выход первого распределителя импульсов и первый выход третьего распределителя импульсов подключены соответственно к третьему и четвертому входам первого элемента ИЛИ, третий выход первого и второй выход третьего распределителей импульсов подключены соответственно к второму и третьему входам второго элемента

ИЛИ, четвертый вход которого подключен к четвертому выходу первого распределителя импульсов, пятый выход первого распределителя импульсов и третий выход третьего распределителя импульсов подключены соответственно к первому и второму входам пятого элемента ИЛИ и к второму и третьему входам третьего элемента ИЛИ, выход которого подключен к первому входу шестого элемента ИЛИ и входу элемента задержки, шестой выход первого распределителя импульсов подключен к четвертому входу третьего элемента ИЛИ и второму входу четвертого элемента ИЛИ, седьмой выход первого и четвертый выход третьего распределителей импульсов подключены соответственно к первому и второму входам седьмого элемента

ИЛИ, второй выход второго распреде1149295 лителя импульсов подключен к третьему входу седьмого элемента ИЛИ и второму входу счетчика, выход которого подключен к третьему входу первого элемента ИЛИ, восьмой выход первого распределителя импульсов подключен к первому входу восьмого элемента

ИЛИ, выход которого подключен к первому входу второго триггера,,второй вход которого подключен к пятому выходу третьего распределителя импульсов, девятый выход первого распределителя импульсов и третий выход второго распределителя подключены соответственно к первому и второму входам девятого элемента

ИЛИ, десятый выход первого распределителя импульсов подключен к первому входу десятого элемента ИЛИ и первым входам второго и третьего регистров, вторые входы которых подключены к четвертому выходу второго распределителя импульсов, второй вход десятого элемента ИЛИ подключен к первому входу пятого распределителя импульсов,,второй выход которого подключен к второму входу восьмого элемента ИПИ, третий выход которого йодключен к первым входам третьего и четвертого триггеров, выход третьего триггера подключен к второму входу пятого элемента И, выход которого подключен к входу пятого распределителя .импульсов, выход четвертого триггера подключен к второму входу шестого элемента И, выход которого подключен к входу шестого распределителя импульсов, первый и второй выходы которого подключены к второму и четвертому входам соответственно шестого и седьмого элементов ИЛИ, третий выход шестого распределителя импульсов подключен к первым входам пя.ого и шестого триггеров, выход пятого триггера подключен к первому входу девятого элемента И, второй вход которого подключен к четвертому выходу шестого распределителя импульсов, объединенные вторые входы седьмого и восьмого элементов И, второй вход четвертого триггера, вторые входы пятого и шестого триггеров, шестой вход первого элемента ИЛИ и второй вход третьего триггера являются соответственно первым - пятым входами блока управления, выход элемента задержки, выход второго элемента ИЛИ, одиннадцатый выход первого распределителя импульсов, выход девятого элемента ИЛИ, выход третьего регистра, выход второго регистра, пятый выход второго распределителя импульсов, второй выход четвертого распределителя импульсов, шестой выход второго распределителя импульсов, первый выход первого триггера, пятый выход шестого распределителя импульсов, выход деся-, того элемента ИЛИ, шестой выход шестого распределителя импульсов, второй выход первого триггера, выход шестого триггера, выход шестого элемента ИЛИ, выход седьмого элемента

ИЛИ, выходы второго триггера, седьмой выход шестого распределителя импульсов и выход девятого элемента

И являются соответственно первым— двадцатым выходами блока управления.

3. Устройство по и. 1, о т л ичающая с я тем, что узел формирования вектора содержит блоки элементов И, блок элементов ИЛИ, блок регистров, блоки сумматоров, элементы И и элемент ИЛИ, выход первого блока элементов И подключен к первому входу блока элементов ИЛИ, выходы которого подключены к соответствующим первым входам блока регистров, выход первого элемента И подключен к первому входу элемента

ИЛИ, выход которого подключен к второму входу блока регистров, первый выход блока регистров подключен к первому входу второго блока элементов И и первому входу первого блока сумматоров, выход каждого блока сумматоров подключен к первому входу последующего блока сумматоров, группа выходов блока регистров подключена к вторым входам соответствующих блоков сумматоров, кроме последнего, группа выходов блока регистров, кроме последнего выхода группы, подключена к вторым входам второго блока элементов И, выход которого подключен к второму входу блока элементов ИЛИ, выход последнего блока сумматоров подключен к первому входу второго элемента И, выход которого подключен к второму входу элемента ИЛИ, первый вход первого блока элементов И и первый вход первого элемента И, второй вход последнего блока сумматора, третий и четвертые входы блока регистров и вторые объе1149295

10 диненные входы первого элемента И и первого блока элементов И и объединенные второй вход второго элемента И и третий вход второго блока элементов И являются соответственно первым, вторым, третьим, четвертым и пятым входами узла формирования вектора, первый и группа выходов блока регистров являются выходами узла формирования вектора.

4. Устройство по и, 1, о т л ич а ю щ е е с я тем, что узел формирования входной последовательности содержит группу формирователей обратного кода и группы блоков сумматоров, выход каждого, кроме последнего блока сумматора первой группы, подключен к первому входу последующего блока сумматора первой группы и входу соответствующего формирователя обратного кода группы, выход последнего блока сумматоров первой группы подключен к входу последнего

Изобретение относится к вычислительной технике и может быть применено как преобразователь массивов информации в ЭВМ, в автоматизированных системах контроля логических блоков, а также в системах передачи данных.

Известно устройство для сжатия информации, которое содержит два регистра сдвига, схему равнозначности, счетчик, генератор тактовых импульсов, распределитель тактовых импульсов, задатчик начального состояния регистров, индикаторный триггер, вентили, схеьы ИЛИ и инвертор (1) .

Недостаток этого устройства сос" тоит в невозможности восстановления сжатой информации.

Наиболее близким к предлагаемому является устройство для сжатия и восстановления информации, содер4 жащее блок памяти устройства, первый выход которого соединен с первым выходом устройства, блок сравнения информационных комбинаций, регистр формирователя обратного кода группы, первый вход первого блока сумматоров первой группы объединен с входом первого формирователя обратного кода группы, выход каждого формирователя обратного кода группы подключен к первому входу соответствующего блока сумматоров второй группы, вторые входы блоков сумматоров вто рой группы кроме последнего, объединены с вторыми входами соответствующих блоков сумматоров первой группы, первый вход первого блока сумматора первой группы, вторые входы каждого блока сумматора первой группы и второй вход последнего блока сумматора второй группы являются входами узла формирования входной последовательности, вход первого формирователя обратного кода группы и выход каждого .блока сумматора второй группы являются выходами узла формирования входной последовательнос ти. комбинаций, регистр памяти постоянных информационных комбинаций, регистр памяти единиц, блок управления, блок элементов ИЛИ, формирователь пакетов первичной информации, формирователь информационных комбинаций

/ регистр памяти адреса и признака информационных комбинаций, преобразователь пакетов неупорядоченной информации в коды и .блок выдачи информации, первый вход формирователя пакетов первичной информации подключен к первому входу устройства, первый, второй, третий, четвертый и пятый выходы формирователя пакетов первичной информации соединены соответственно с первым входом преобразователя пакетов неупорядоченной информации в коды, первым входом блока памяти информации, первым входом блока сравнения информационных комбинаций, первым входом регистра адреса информационных комбинаций и первым входом блока управления, первый, второй, третий, четвертый и пятый выходы блока управления соединены соответственно

3 11492 с вторым входом формирователя пакетов первичной информации, объединенными вторым и третьим входами регистра памяти адреса и признака информационных комбинаций, вторым входом преобразователя пакетов неупорядоченной информации в коды, вторым входом блока памяти информации и объединенными первыми входами регистра памяти постоянных информационных комбинаций и регистра памяти единиц, вторые входы которых соединены с вторым и третьим входами устройства, выходы которых соединены с соответствующими входами формирователя информационных комбинаций, выход которого соединен с первым входом блока выдачи информации и вторым входом блока сравнения информационных комбинаций, выход .блока срав- 0 нения информационных комбинаций соединен с четвертым входом регистра памяти адреса и признака информационных комбинаций и через блок элемента ИЛК с объединенными вторым д5 входом блока управления и пятым входом регистра памяти адреса и признака информационных комбинаций, выход которого соединен r третьими входами формирователя пакетов первичной информации и блока памяти информации, второй, третий и четвертый выходы блока памяти информации соединены соответственно с объединенныки третьим входом блока управления и четвертым входом формирователя пакетов первичной информации,.вторым входом блока выдачи информации и третьим входом преобразователя пакетов неупорядо40 ченной информации в коды, первый а и второй выходы которого соединены с четвеРтым входом блока памяти информации и третьим входом блока выдачи информации, первый, второй и третий. выходы которого соединены 45 соответственно с пятым входом формирователя пакетов первичной информации, пятым входом блока памяти информации и вторым выходом устройства (21 .

Недостатком этого устройства является ограниченная область применения, поскольку сжимаются только повторяющиеся, возрастающие и убывающие пакеты информации, а также 55 низкий коэффициент сжатия информации иэ-за наличия несжатых пакетов информации.

95 4

Целью изобретения является повышение пропускной способности устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок управления, первый выход которого подключен к первому входу первого регистра, второй выход блока управления подключен к первому входу блока памяти, второй и третий регистры, первый блок сравнения, блок элементов ИЛИ, введены, блоки регистров, четвертый регистр, блок вычитания, блоки элементов И, блок элементов НЕ, второй блок сравнения т узел формирования вектора, узел фор-, нрования входной последовательности, дешифратор, первый вход первого блока регистров является информационным входом устройства, второй вход которого подключен к третвему выходу блока управления, выходы первого блока регистров подключены к первым входам узла формирования вектора н к первым входам блока вычитания, выход которого подключен к первому входу второго блока регистров, второй вход которого подключен к четвертому выходу блока управления, выход второго блока per.èñòðoâ подключен к первому входу первого блока элементов И и через блок элементов НŠ— к первому входу второго блока элементов И, второй вход которого подключен к пятому выходу блока управления, выход второго блока элементов И подключен через дешифратор к первому входу блока управления, шестой выход которого подключен к второму входу первого блока элементов И, выход которого подключен к первому входу третьего блока регистров, второй вход которого подключен к седьмому выходу блока управления, выходы третьего блока регистров подключены через узел формирования входной последовательности к входу четвертого блока реги1 стров, первый и второй входы которого подключены соответственно к вось" мому и девятому выходам блока управления, выход четвертого блока регистров подключен к первому входу третьего блока элементов И, второй вход которого подключен к десятому выходу блока .управления, выход третьего блока элементов И подключен к первому входу блока элементов ИЛИ, I149295 выход которого подключен к второму входу блока памяти, третий вход которого подключен к одиннадцатому выходу блока управления, двенадцатый, выход которого подключен к первому 5 входу счетчика, выход счетчика подключен к четвертому входу блока памяти, первому входу первого блока сравнения и второму входу первого регистра, выход которого подключен к-второму входу первого блока сравнения, выход которого подключен к второму входу блока управления, выход блока памяти подключен к первому входу второго регистра, второй 15 вход которого подключен к тринадцатому выходу блока управления, выход второго регистра подключен к первому входу второго блока сравнения и первому входу четвертого 20 блока элементов И, выход второго блока сравнения подключен к третьему входу блока управления, второй вход второго блока сравнения подключен к выходу третьего регистра и 25 первому входу пятого блока элементов И, второй вход которого подключен к четырнадцатому выходу блока управления, выход пятого блока элементов И подключен к второму входу зО блока элементов ИЛИ, второй вход четвертого блока элементов И подключен к пятнадцатому выходу блока управления, выход четвертого блока элементов И подключен к второму

35 входу узла формирования вектора, третий вход которого подключен к шестнадцатому выходу блока управления и второму входу счетчика, четвертый и пятый входы узла формирова- 4> ния вектора подключены соответственно к семнадцатому и восемнадцатым выходам блока управления, выходы узла формирования вектора подключены к вторым входам блока вычи- . 4 тания и первым входам четвертого регистра, второй вход которого подключен к девятнадцатому выходу блока управления, выход четвертого регистра подключен к первому входу шес- 50 того блока элементов И, второй вход которого подключен к двадцатому выходу блока управления, четвертый и пятый входы которого являются соответственно первым и вторым управляющими входами устройства, выход шестого блока элементов И является ин" формационным выходомустройства.

Кроме того, в блок управления введены распределители импульсов, регистры, генератор импульсов, триггеры, элемент задержки, счетчик, элементы ИЛИ и элементы И, выход генератора импульсов подключен к первым входам первого — шестого элементов И, выходы первого — четвертого элементов И подключены к входам соответствующих распределителей импульсов, первые выходы первого и второго распределителей импульсов подключены к первым входам соответственно седьмого и восьмого элементов И, выходы которых.подключены к первому и второму входам первого элемента ИЛИ, выход .первого элемента ИЛИ подключен к входу первого регистра, выходы которого подключены к вторым входам соответственно четвертого — первого элементов И, первый выход четвертого распределителя импульсов подключен к первому входу второго элемента ИЛИ, второй выход четвертого распределителя импульсов подключен к первому входу счетчика, третий выход четвертого распределителя импульсов подключен к первому входу третьего элемента ИЛИ и первому входу четвертого элемента ИЛИ, выход которого подключен к первому входу первого триггера, второй вход которого подключен к выходу пятого элемента ИЛИ, второй выход первого распределителя импульсов и первый выход третьего распределителя импульсов подключены соответственно к третьему и четвертому входам первого элемента ИЛИ, третий выход первого и второй выход третьего распределителей импульсов подключены соответственно к второму и третьему входам второго элемента ИЛИ, четвертый вход которого подключен к четвертому выходу первого распределителя импульсов, пятый выход первого распределителя импульсов и третий выход третьего распределителя импульсов подключены соответственно к первому и второму входам пятого элемента ИЛИ и к второму и третьему входам третьего элемента ИЛИ, выход которого подключен к первому входу шестого элемента ИЛИ и входу элемента задержки, шестой выход первого распределителя импульсов подключен к четвертому входу третьего элемента ИЛИ и второму входу четвер1149295 того элемента ИЛИ, седьмой выход первого и четвертый выход третьего распределителей импульсов подключены соответственно к первому и второму входам седьмого элемента ИЛИ, вто- 5 рой .выход второго распределителя импульсов подключен к третьему входу седьмого элемента ИЛИ н второму входу счетчика, выход которого подключен к третьему входу первого элемента ИЛИ, восьмой выход первого распределителя импульсов подключен к первому входу восьмого элемента ИЛИ, выход которого подключен к первому входу второго триггера, второй вход 15 которого подключен к пятому выходу третьего распределителя импульсов, девятый выход первого распределителя . импульсов и третий выход второго распределителя подключены соответствен- 20 но к первому и второму входам девятого элемента ИЛИ, десятый выход первого распределителя импульсов подключен к первому входу десятого элемента ИЛИ и первым. входам второго и третьего регистров, вторые входы .которых подключены к четвертому выходу второго распределителя импульсов, второй вход десятого элемента ИЛИ. подключен к первому входу пятого 5О распределителя импульсов, второй выход которого подключен к второму . входу восьмого элемента ИЛИ, третий выход которого подключен к первым входам третьего и четвертого тригге- >> р в, выход третьего триггера подключен к второму входу пятого элемента И, выход которого подключен к входу пятого распределителя импульсов, выход четвертого триггера подключен к второму входу шестого элемента И, выход которого подключен к входу шестого распределителя импульсов, первый и второй выходы которого подключены к второму и четвертому

45 входам соответственно шестого и седьмого элементов ИЛИ, третий выход шестого распределителя импульсов подключен к первым входам пятого и шестого триггеров, выход пятого

50 триггера подключен к первому входу девятого элемента И, второй вход которого подключен к четвертому выходу шестого распределителя импульсов, объединенные вторые входы седьмого и восьмого элементов И, второй вход четвертого триггера, вторые входы пятого и шестого триггеров, шестой вход первого элемента ИЛИ и . второй вход третьего триггера явля- ются соответственно первым — пятым входами блока управления, выход элемента задержки, выход второго элемента ИЛИ, одиннадцатый выход первого распределителя импульсов, выход девятого элемента ИЛИ, выход третьего регистра, выход второго регистра, пятый выход второго распределителя импульсов, второй выход четвертогб распределителя импульсов, шестой выход второго распределйтеля импульсов, первый выход первого триггера, пятый выход шестого распределителя импульсов, выход десятого элемента ИПИ, шестой выход шестого распределителя импульсов, второй выход первого триггера, выход шестого триггера, выход шестого элемента ИЛИ, выход седьмого элемента ИЛИ, выходы второго триггера, седьмой выход шестого распределителя импульсов и выход девятого элемента И являются соответственно первым — двадцатым выходами блока управления.

Кроме того, в узел формирования вектора введены блоки элементов И, блок элементов ИЛИ, блок регистров блоки сумматоров, элементы И и элемент ИЛИ, выход первого блока

:элементов И подключен к первому входу блока элементов ИЛИ, выходы которого подключены к соответствуюt щим первым входам блока регистров

В выход первого элемента И подключен к первому входу элемента ИЛИ, выход которого подключен к второму входу блока регистров, первый выход блока регистров подключен к первому входу второго блока элементов И и первому входу первого блока сумматоров, выход каждого блока сумматоров подключен к первому входу последующего блока сумматоров, группа выходов блока регистров подключена к вторым входам соответствующих блоков сумматоров, кроме последнего, -группа выходов блока регистров, кроме последнего выхода группы, подключена к вторым входам второго блока элементов И, выход которого подключен к второму входу блока элементов ИЛИ, выход последнего блока сумматоров подключен к первому входу второго элемента И, выход которого подключен к второму входу элемента

ИЛИ, первый вход первого блока эле1149295 I0 ментов И и первый вход первого элемента И, второй вход последнего блока сумматора, третий и четвертые входы блока регистров и вторые объединенные входы первого элемента И и первого блока элементов И и объединенные второй вход второго элемента И и третий вход второго блока элементов

И являются соответственно первым, вторым, третьим, четвертым и пятым 10 входами узла формирования вектора, первый и группа выходов блока регистров являются выходамн узла формирования вектора.

Кроме того, в узел формирования 15 входной последовательности введены группа формирователей обратного кода и группы блоков сумматоров, выход каждого, кроме последнего блока сумматора первой группы, под- 20 ключен к первому входу последующего блока сумматора первой группы и входу соответствующего формирователя обратного кода группы, вьиод последнего блока сумматоров первой группы 25 подключен к входу последнего.форми,рователя обратного кода группы, ервый вход первого блока сумматоов первой группы объединен с входом ервого формирователя обратного ко- щ а группы, выход каждого формирователя обратного коДа группы подключен к первому входу соответствующего блока сумматоров второй группы, вторые входы блоков сумматоров второй группы, кроме последнего, объединены с вторыми входами соответствующих блоков сумматоров первой группы, первый вход первого блока сумматора первой группы, вторые входы каждого блока сумматора первой группы и второй вход последнего блока сумматора второй группы являются входами узла формирования входной последоватЕльности, вход первого формирова- щ теля обратного кода группы и выход каждого блока сумматора второй группы являются выходами узла формирова ния входной последовательности.

На фиг. 1 изображена структурная S0 схема устройства для сжатия и восстановления информации, на фиг. 2 — схема узла формирования вектора, на фиг. 3 — схема блока сумматора по модулю ш.в прямых кодах, на фиг. 4 - 5S схема узла формирования входной последовательности; на фиг. 5 — схема формирования обратного кода, на фиг. 6 — схема блока сумматора по модулю m в обратных кодах, на фиг. 7 — схема блока вычитания, на фиг. 8 — схема блока элементов И, на фиг. 9 — схема блока управления на фиг. 10 — .последовательность изменения состояний выходов первого регистра блока управления, на фиг.11последовательность изменения состояний выходов второго регистра блока управления.

Устройство для сжатия и восстановления-информации содержит блок 1 памяти, узел 2 формирования вектора, узел 3 формирования входной последовательности, блок 4 вычитания, счетчик 5, блоки 6 и 7 сравнения, блоки 8 — 11 регистров, регистры

12 — 15, блоки 16 — 21 элементов И, блок 22 элементов ИЛИ, блок 23 элементов НЕ, дешифратор 24, блок 25 управления, информационный вход 26 устройства, управляющий вход 27 и 28 устройства, информационный выход 29 устройства, блоки 30 и 31 элементов

И, элементы И 32 и 33, блок 34 элементов ИЛИ, элемент ИЛИ 35, блок

36 регистров, блок 37 сумматоров, сумматоры 38 и 39, регистр 40, элемент ИЛИ 41. Триггер 42, элементы И

43 и 44, элементы ИЛИ 45, блок 46 сумматоров, формирователь 47 обратного кода, блок 48 сумматоров, дешифратор 49, дешифратор 50, сумматоры 51 и 52, формирователи 53 и 54 обратного кода, регистр 55, элементы ИЛИ 56,и 57, триггер 58, дешифратор 59, элементы И 60 — 63, формирователь 64 обратного кода, сумматоры 65, элементы И 66 — 75, элементы ИЛИ 76 — 85, генератор 86 импульсов, регистры 87 — 89, счетчик

90, триггеры 91 — 96, элемент 97 задержки, распределители 98 — 103 импульсов.

Блок 1 памяти предназначен для приема, хранения и выдачи сжатой информации, узел 2 формирования вектора преобразует двоично-кодированный р-разрядный вектор входного информационного массива в двоичнокодированный р-разрядный вектор S(t) состояния линейной последовательностной схемы.

Узел 3 формирования входной последовательности преобразует двоично-кодированный р-разрядный вектор в двоично-кодированный вектор U(t) 295

49 12 сы другим блокам устройства. Блок

36 регистров предназначен для приема и хранения р-разрядного двоично-кодированного вектора.

Формирователи 47 обратного кода содержат (и-1) элементарных форми рователей обратного кода, каждый из которых предназначен для получения

ОбратнОгО КОда (Г),в = 3,, /„ h pB3"

10 рядной двоично-коднрованчой цифры — где g — дополне" нне до числа (m — 1), m — основание системы счисления, в которой представлена цифра G (i 1,...,h).

15 устройство работает следующим образом, От внешних источников на информационный вход 26 периодически поступают векторы из входного информацион. рп ного массива V.

Входная дискретная информация, подлежащая сжатию, содержит разрядные векторы, представленные в алфавите

25 х = 0,1,2,...,m-1

ll входной последовательности линейнойпоследовательностной схемы, который имеет разрядность h.

Блок 4 вычитания выполняет опе.— рации вычитания по модулю m над двоично-кодированными р-разрядными векторами. Счетчик 5 формирует адреса ячеек блока 1 памяти, в которые записывается сжатая информация.

Блок 6 сравнения предназначен для сравнения содержимого счетчика

5 с содержимым регистра 15, блок 7 сравнения — для сравнения вектора, считанного из блока 1, с вектором маркера, блок 8 регистров — для.приема и хранения в п регистрах двоичнокодированных р-разрядных векторов входной информации, блоки 9 — 10 регистров — для приема и хранения в п регистрах двоично-крдированньм р-разрядных вектОров.

Блок 11 регистров предназначен для приема в и сдвиговых регистрах. двоично-коднрованного вектора U(t) разрядности h,2h, hn и выдачи на

i-ом такте сдвига h-разрядного кода с младшего регистра (i1,2,...,n}.

Регистр 12 предназначен для,хра-. нения р разрядного вектора воспроизведенной информации, регистр 13 — для5р для хранения h-разрядного вектора .маркера, регистр 14 — для хранения

Ь-разрядного вектора информации, считанного из блока 1 памяти, регистр 15 — для хранения r-разрядного

Э5 еса последней ячейки блока 1 пам ти, куда записана сжатая информация °

Блоки 16-17 элементов И разрешают передачу на входы соответствующих 4р блоков двоично-кодированных векторов разрядности h,2h,...,nh,áëîê 18 элементов И разрешает передачу на информационный выход 29 р-разрядного двоично-кодированного вектора. 45

Блоки 19-21 элементов И предназначены для разрешения передачи на вьмоды соответствующих блоков h-разрядных двоичных векторов, блок 22 элементов ИЛИ выполняет операции

ИЛИ над h-разрядными двоичными векторами, блок 23 элементов НŠ— логическую операцию НЕ над р-разрядными двоично-кодированными векторами. Де" шифратор 24 формирует на выходе 55 сигнал логической единицы при поступлении на вход р единиц. Блок 25 управления формирует управляющие импульгде m — целое положительное число.

В устройстве векторы входной информации интерпретируются как числовые векторы, представленные в позиционной системе счисления с основанием m.

Векторы входной информации перед поступлением на информационный вход

26 переводятся в двоично-кодированное представление, т.е. каждая цифра исходного вектора представляется. с помощью h двоичных цифр; где h— наименьшее целое число,