Делитель-синтезатор частот

Делитель-синтезатор частот

Иллюстрации

Показать все

Реферат

 

ДЕЛИТЕЛЬ-СИНТЕЗАТОР ЧАСТОТ , содержащий последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходом устройства, а также первый накапливающий сумматор, тактовый вход которого является входом, а первый кодовый вход - первым информационным входом устройства, отличающийся тем, что, с целью расширения функциональных возможностей путем уменьшения помех дробности , в него введены блок деления, счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом переполнения первого накапливающего сумматора, а выход переполнения - с входом счетного триггера , выход которого подключен к управляющему входу мультиплексора, информационные входы которого подключены к выходам прямого и обратного кодов второго накапливающего сумматора, тактовый вход i OTOporo соединен с тактовыми входами первого накапливающего сумматора н блока деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устi ройства, а выход частного и остатка - соответственно к кодовому входу второго и к СЛ второму кодовому входу первого накапливающих сумматоров. 4 ;о со со ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4 @ Н 03 К 9/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3510547/24-2! (22) 10.11.82 (46) 07.04.85. Бюл. № 13 (72) В. И. Козлов (53) 631.374.3 (088.8) (56) 1. Патент США № 3641442, кл. Н 03 В 19/00, 1972.

2. Авторское свидетельство СССР № 894854, кл. Н 03 К 9/04, 1980 (прототип) . (54) (57) ДЕЛИТЕЛЬ-СИНТЕЗАТОР ЧАСТОТ, содержащий последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходом устройства, а также первый накапливающий сумматор, тактовый вход которого является входом, а первый кодовый вход — первым информационным входом устройства, отличающийся тем, что, с целью расширения функциональных возможностей путем уменьшения помех дроб„„SU„„1149395 А ности, в него введены блок деления, счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом переполнения первого накапливающего сумматора, а выход переполнения — с входом счетного триггера, выход которого подключен к управляющему входу мультиплексора, информационные входы которого подключены к выходам прямого и обратного кодов второго накапливающего сумматора, тактовый вход которого соединен с тактовыми входами первого накапливающего сум матора и блока деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и остатка — соответственно к кодовому входу второго и к второму кодовому входу первого накапливающих сумматоров.

II

Изобретение относится к области радиотехники и может быть использовано в приемопередающих и измерительных системах, например, для получения сетки стабильных частот.

Известно устройство, в котором функции делителя частоты выполняет накапливающий сумматор (накопительный регистр), коэффициент деления которого равен

N=q/à, где q — емкость сумматора, а — число на входе сумматора. Это устройство можно также рассматривать как синтезатор частот поскольку при подключении к входам опорного генератора с частотой fo на выходе образуется сетка частот f M — — fo а/q с шагом, равным fo/q.

Выходным сигналом делителя является последовательность импульсов переполнения сумматора (1).

Недостатком данного устройства является то, что период следования импульсов переполнения при некратных числах а и q непостоянен, что вызывает так называемые помехи дробности (системные помехи).

Наиболее близким к изобретению по технической сущности является устройство, содержащее последовательно соединенные накапливающий сумматор, цифроаналоговый преобразователь и фильтр нижних частот (2).

Однако, выполняя роль делителя частоты со средним коэффициентом деления, равным N=q/а, известное устройство имеет высокий уровень помех дробности, что сужает возможности его использования.

Целью изобретения является расширение функциональных возможностей путем уменьшения помех дробности.

Указанная цель достигается тем, что в дел и тел ь- си нтез а тор ч а стот, содер жа щи и п оследовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходом устройства, а также первый накапливающий сумматор, тактовый вход которого является входом, а первый кодовый вход— первым информационным входом устройства, введены блок деления, счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом перепол нения первого накапл ивающего сумматора, а выход переполнения — с входом счетного триггера, выход которого подключен к управляющему входу мультиплексора, информационные входы которого подключены к выходам прямого и обратного кодов второго накапливающего сумматора, тактовый вход которого соединен с тактовыми входами первого накапливающего сумматора и блока деления, входы делителя и делимого которого подключены соответственно к первому и второму инфор49395

f0

f5

55 м аци они ым входам устройства а выход частного и остатка — соответственно к кодовому входу второго и к второму кодовому входу первого накапливающих сумматоров.

На фиг. 1 приведена структурная схема предлагаемого делителя-синтезатора частот; на фиг. 2 — импульсная диаграмма его работы; на фиг. 3 — импульсная диаграмма известного устройства; на фиг. 4 — пример выполнения первого и второго накапливающих сумматоров.

Делитель-синтезатор частот, содержит последовательно соединенные цифроаналоговый преобразователь 1 и фильтр 2 нижних ч астот, выход которого является выходом устройства, а также первый накапливающий сумматор 3, тактовый вход которого является первым входом, а первый кодовый вход — первым информационным входом устройства, блок 4 деления, счетный триггер

5, мультиплексор 6 и второй накапливающий сумматор 7, вход переноса которого соединен с выходом переполнения первого накапливающего сумматора 3, а выход переполнения — с входом счетного триггера 5, выход которого подключен к управляющему входу мультиплексора 6, информационные входы которого подключены к выходам прямого и обратного кодов второго накапливающего сумматора 7, тактовый вход которого соединен с тактовыми входами первого накапливающего сумматора 3 и блока 4 деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и остатка — соответственно к кодовому входу второго 7 и к второму кодовому входу первого 3 накапливающих сумматоров.

Устройство работает следующим образом.

Блок 4 деления вырабатывает целую хо (частное) и дробную Лх (остаток) части дроби qb/а, где q=2 — емкость и-разрядного двоичного сумматора 7, а числа а и b связаны с заданной входной fp и требуемой выходной

f z частотами соотношением 1в=(4b/2а.

На кодовые входы блока поступают соответствующие значения делимого и делителя. Последний используется также для управления емкостью первого накапливающего сумматора 3, преобразующего остаток

Лх в импульс переполнения pi (t), возникающий при накоплении целой «единицы» и передаваемый на вход переноса второго накапливающего сумматора 7. Оба сумматора, таким образом, выполняют роль единого накапливающего сумматора, входное число которого равно x=q6/а=хо+Ах/а.

Прямой x(t) и дополнительный х (1)=

=2" — x(t) коды с выходов сумматора 3 поступают на информационные входы мультиплексора 6. Триггер 5 переключается импульсами переполнения p (t) второго накапливающего сумматора 7, в результате чего на

1149395

3 выходе мультиплекеора б и выходе цифроаналогового преобразователя 1 образуются соответственно числовая a(t) и аналоговая

G (t) функции (фиг. 2), представляющие собой чередование восходящих и нисходящих участков, сопрягающихся друг с другом таким образом, что среднее значение

Gs{t), выделяемое фильтром 2, является периодической функцией времени.

Поскольку среднее значение частоты переполнений сумматора 7 равно fp=fA х/g, выходная частота устройства равна

=fр/2=14 b/2а. Таким образом, предлагаемое устройство может использоваться,как делитель частоты с коэффициентом N=b/2 и как синтезатор частот с шагом сетки М=

= fA /2а.

Число разрядов п второго накапливающего сумматора 7 выбирается, исходя из требований к подавлению помех дробности, возникающих за счет нециклического характера переносов из первого сумматора во второй. Чем больше емкость < второго сумматора 7, тем меньшую долю нецикличности в выходной процесс a(<) вносит единица переноса из первого сумматора 3. Следовательно, выбором достаточно большого числа разрядов п уровень указанной помехи можно свести к пренебрежимо малой величине.

Поэтому работа первого сумматора 3 и его вклад в процессе a(t) не отражены на фиг. 2.

Но при достаточно больших значениях =2" разница в единицу младшего разряда между дополнительным х (t) и обратным

x(t) =x (t) — 1 кодами также оказывается пренебрежимо малой, что позволяет использовать последний, получение которого значительно проще. Однако поскольку нет возможности показать реальные процессы приц))1, поэтому использован дополнительный код (фиг. 2).

Наряду с полезной .составляющей б e(t) (фиг. 2) процесс G(t) содержит также слож ную функцию GAg (t). Она в свою очередь состоит из фазоманипулированного сигнала

Gg (t), спектр которого расположен вблизи высокой частоты 1А и устраняется фильтром

2; и низкочастотной импульсной помехи

GA (t), проходящей на выход устройства.

При усреднении Ggq (t) на интервалах Тв=

=1/fg получим функцию Gi(t), по которой можно судить о величине помехи дробности на выходе устройства. Из-за малости помехи при ее изображении введен масштаб ный множитель, равный 50.

Уровень системных помех в предлагаемом устройстве ослаблен по меньшей мере на порядок по сравнению с известным.

При выполнении блока деления на элементах комбинационной логики тактовый вход у него может отсутствовать. Делимое

q, b на входе этого блока фактически представляет собой число Ь,подаваемое со сдви15 гом на п разрядов в сторону старшего.

Пример выполнения накапливающего сумматора 7 приведен на фиг. 4а, который состоит из сумматора С и регистра Р, включенных последовательно и охваченных цепью обратной связи. Для получения импульсов р (1), переключающих счетный триггер 5, используется, одновибратор, построенный на

R S D- p и г гере Т.

Пример выполнения накапливающего сумматора 3 с переменной емкостью а показан на фиг. 4б. Себственно сумматор состоит из цифрового сумматора С2 и регистра

Р и действует так же, как и накапливающий сумматор 7, создавая приращения кода с дискретностью Лх. Импульс переполнения сумматора С2 через элемент задержки 1 воз-, ЗО действует на управляющий вход мультиплексора МП, меняя входное число ьх сумматора на число Лх =Ах+а, где а =а+!в число а в дополнительном коде. Поэтому после переполнения сумматора число состояний до очередного его переполнения, т. е. ем35 кость q, сокращается до ц=2" — а =а. Для

I получения кода Лх служат блок элементов

НЕ и сумматор С1. Элемент задержки т необходим для исключения неопределенности при записи суммы в регистр P. Время задерж40 ки т должно превышать время переходных процессов в накапливающем сумматоре С2 и регистре Р, но не превосходить период

ТА =1/fA.

f149395

1149395

1149395

Редактор Л. Гратилло

Заказ1917/41

Составитель С. Клеверов

Техред И Верес Корректор В. Гирияк

Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР яо делам изобретений .н открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патеитэ, г. Ужгород, ул. Проектная, 4