Устройство для вывода цифровой информации

Устройство для вывода цифровой информации

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО-7ЩЯ ВЫВОДА ЦИФРОВОЙ ИНФОРМАЦИИ, содержащее первый блок памяти, первый регистр, формирователь импульсов, первый, второй, третий элементы И и первый блок согласующих элементов, выходы первого блока памяти соединены с входами группы первого регистра, вход которого соединен с первым выходом формирователя импульсов, второй выход которого соединен с первьм входом первого элемента И, входы группы первого блока памяти являются входами группы устройства, вход блока памяти является первым входом устройства, отличающееся тем, что, с целью повьшения его надежности путем увеличения достоверности передаваемой информации, в него введены второй и третий, зегистры, первый и второй счетчики, первьй и второй блоки в сравнении, щифра;тор адреса, селектор длительности импульсов, второй блок памяти, второй и третий блоки согласукяшх элементов, первый, второй , третий и четвертый триггеры, первый, второй и третий элементы ИЛИ, вьсходы первого блока памяти соедине ны с входами группы второго регистра , выход которого соединен с первым входом первого блока сравнения, выход которого соединен с первьпвходом первого триггера, выход которого соединен с вторым входом первого элемента И и с первым входом первого счетчика, первый выход которого соединен с первым входом второго триггера, второй вход которого соединен с входом первого блока памяти, с вторым входом первого счетчика и с первым входом первого элемента ИЛИ, выход которого соединен с вхо (Л дом формирователя импульсов, выход первого регистра соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго регистра, с первым входом треО1 тьего элемента ИЛИ и с вторым входом первого триггера, третий вход кото рого соединен с первым выходом первого блока, согласующргх элементов «|аь и вторым входом второго регистра, 4 второй выход первого счетчика соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЖ соединен с первым входом первого блока согласующих элементов, второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с первым выходом формирователя импульсов, второй вход первого блока сравнения соединен с вторым выходом первого блока согласую

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„»S>

4(51) С 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТБУ

ГОсудАРстВенный нОмитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3658962/24-24 (22) 03. 11.83 (46) 23.04.85. Бюл. Н - 15 (72) Е. В. Гимельфарб, М. В. Глухов, В.Н.Кудряшов, А.В.Шамбазов и И.Б.111енкарь (71) Московская ордена Ленина городская телефонная сеть (53) 681. 327. 11 (088. 8) (56) 1.Авторское свидетельство СССР

11 - 526880, кл. С 06 F 3/04, 1976.

2.Авторское свидетельство СССР

11 773613, кл. О 06 F 3/04, 1980 (прототип). (54) (57) УСТРОЙСТВО. -ДЛЯ ВЫВОДА ЦИФ—

РОВОЙ ИНФОРМАЦИИ, содержащее первый блок памяти, первый регистр, формирователь импульсов, первый, второй, третий элементы И и первый блок согласующих элементов, выходы первого блока памяти соединены с входами группы первого регистра, вход которого соединен с первым выходом формирователя импульсов, второй выход которого соединен с первым входом перво— го элемента И, входы группы первого блока памяти являются входами группы устройства, вход блока памяти являет ся первым входом устройства, о т— л и ч а ю щ е е. с я тем, что, с целью повышения его надежности путем увеличения достоверности передаваемой информации, в него введены второй и третий. регистры, первый и второй счетчики, первый и второй блоки в сравнении, шифратор адреса, селектор длительности импульсов, второй блок памяти, второй и третий блоки согласующих элементов, первый, вто, рой, третий и четвертый триггеры, первый, второй и третий элементы ИЛИ, выходы первого блока памяти соединены с входами группы второго регистра, выход которого соединен с гервым входом первого блока сравнения, выход которого соединен с первым входом первого триггера, выход которого соединен с вторим входом первого . элемента И и с первым входом перво- го счетчика, первый выход которого соединен с первым входом второго триггера, второй вход которого сое— динен с входом первого блока памяти, с вторым входом первого счетчика и с первым входом первого элемента

ИЛИ, выход которого соединен с входом формирователя импульсов, выход первого регистра соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго регистра, с первым входом третьего элемента ИЛИ и с вторым входом первого триггера, третий вход которого соединен с первым выходом первого блока, согласующих элементов и вторым входом второго регистра, второй выход первого счетчика соединен с вторым -входом первого элемента

ИЛИ, выход второго элемента ИЛИ сое" динен с первым входом первого бпока согласующих элементов, второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с первым выходом формирователя импульсов, второй вход первого блока сравнения соединен с вторым выходом первого блока согласую115 щих элементов, третий и четвертый выходы которого соединены соответственно с первым и вторым входами второго блока согласующих элементов, первый выход которого соединен с первым входом селектора длительности импульсов, с первым входом второго блока сравнения и с первым входом третьего регистра, выход которого соединен с первым входом второго элемента И, выход которого соединен с третьим входом второго блока согласующих элементов, второй выход которого соединен с вторым входом третьего регистра, с первым входом третьего элемента И, с вторым входом селектора длительности импульсов, с первым входом второго счетчика, с первым входом шифратора адреса, выход которого соединен с вторым входом второго блока сравнения, выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом четвертого

-триггера, выход которого соединен с вторыми входами второго и третьего элементов И, с первым входом второго блоха памяти, входы группы которого соединены с выходами группы третьего регистра, первый выход

1944 селектора длительности импульсов соединен с вторым входом. шифратора адреса, с вторым входом третьего триггера, с вторым входом второго счетчика и с вторым входом четвертого триггера, третий вход которого соединен с выходом второго счетчика, второй выход селектора длительности импульсов соединен с вторым входом второго блока памяти, выходы которого соединены с входами третьего блока согласующих элементов, выход третьего элемента И соединен с вторым входом второго блока согласующих элементов, третий и четвертый выходы которого соединены соответственно с третьим и четвертым входами первого блока согласующих элементов, выходы третьего блока согласующих элементов являются выходами группы устройства, выход второго триггера является первым выходом устройства, третий и четвертый выходы первого блока согласующих элементов являются соответственно вторым и третьим выходами устройства, третий и четвертый входы первого блока согласующих эле ментов являются соответственно вторым и третьим входами устройства.

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления для выдачи цифровых управляющих сигналов. S . Известно устройство для вывода дан ных из процессора, содержащее блоки сопряжения, управления, согласования, регистр обмена, генератор тактовой частоты, блок задания режима вывода, 10 причем входы устройства связаны с первыми входами блока управления и регистра обмена, выход которого подключен к входам блока сопряжения и первому входу блока задания режима 15 вывода, выход генератора тактовой частоты соединен с вторым- входом блока управления, выход которого подключен к вторым входам регистра обмена и блоку задания режима вывода, 20 выход блока режима вывода соединен с третьим входом блока управления, выходы блоков сопряжения подключены к входам блока согласования, выходы которого являются выходами устройства С13.

Недостатком устройства является низкая достоверность передаваемой информации.

Наиболее близким по технической сущности к предлагаемому является устройство для вывода информации, содержащее буферную память, информационный вход которой является входом устройства, а инФормационные выходы соединены с соответствующими информационными входами регистра, формирователь импульсов, блок согласования, выход которого является выходом устройства, блок памяти управления, три

3 1151 элемента И и группу элементон И, причем первые выходы формирователя импульсов и блока памяти управления подключены к соответствующим входам первого элемента И, выходом соединен-, ного с управляющим входом буферной памяти, вторые выходы — к соответствующим входам второго элемента И, выходом соединенного с управляющим входом блока памяти управления, а третьим выходы — к соответствующим входам третьего элемента И, выходом соединенного с первым управляющим входом регистра, выходы которого подключены к первым входам соответствующих элементов И группы, а второй управляющий вход — к четвертому выходу блока памяти управления, информационный вход которой соединен с входом уст— ройства пятый выход с BTopblMH входами элементов И группы, а выходы группы — с выходами группы блока согласования, соответствующие входы которого подключены к вьмодам элементов И группы 2 .

Недостатками известного устройства являются низкая достоверность передаваемой информации и отсутствие программно-аппаратных средств контроля работоспособности устройства.

Цель иизобретения — повышение на дежности устройства путем повышения достоверности передаваемой инфориацииа

Поставленная цель достигается

35 тем, что в устройство для вывода цифровой информации, содержащее первый блок памяти, первый регистр, формирователь импульсов, первый, второй, третий элементы И и первый блок сог- 40 ласующих элементов, вьмоды первого блока памяти соединены с входами группы первого регистра, вход которого соединен с первым выходом формирователя импульсов, второй выход кото- „ рого соединен с первым входом первого элемента И, входы группы первого блока памяти являются входами группы устройства, вход блока памяти является первым входом устройства, введены второй и третий регистры, первый и второй счетчики, первый и второй блоки сравнения, шифратор адреса, селектор длительности импульсов, второй блок а памяти, второй и третий блоки согласующих элементов, первый, второй, третий и четвертый триггеры, первый, второй и третий элементы ИЛИ.

944 4 выходы первог о блока памяти с ослн не ны с входаии группы второго реги< тра, выход которого соединен с нерним входом, первого блока сравнения, выход которого соединен с первь I Rx(. дом первого триггера, выход которого соединен с вторым входом первсго элемента И и с первым входом Ьервого счетчика, первый выход которого соединен с первым входом второго триггера, второй вход которого соединен с входом первого блока памяти, с вторым входом первого счетчика и с первым входом первого элемента ИЛИ, выход которого соединен с входом формирователя импульсов, вьмод первого регистра соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента

И, первый вход которого соединен с первым входом второго регистра, с первым входом третьего элемента ИЛИ и с. вторым входом первого триггера, третий вход которого соединен с первым выходом первого блока согласующих элементов и вторым входом второго регистра, второй выход первого счетчика соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с первым входом первого блока согласующих элементов, второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с первым вьмодои формирователя импульсов, второй вход первого блока сравнения соединен с вторым выходом первого блока согласующих элементов, третий и четвертый выходы которого соединены соответственно с первым и вторым входами второго блока согласующих элементов, первый выход которого соединен с первым входом селектора длительности импульсов, с первым входом второго блока сравнения и с первым входом третьего регистра, выход которого соединен с первым входом второго элемента И, выход которого соединен с третьим входом второго блока согласукицих элементов, второй выход которого соединен с вторым входом третьего регистра, с первым входом третьего элемента И, с вторым входом селектора длительности импульсов, с первым входом второго счетчика, с первым входом шифратора адреса, выход которого соединен с вторым входом второго блока сравнения, выход

1151944 которого соедипен с первым входом третьего триггера, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторыми входами второго и третьего элементов 5

И, с первым входом второго блока па— мяти, входы группы которого соединены с выходами группы третьего регистра, первый выход селектора длитель— ности импульсов соединен с вторым входом шифратора адреса, с вторым входом третьего триггера, с вторым входом второго счетчика и с вторым входом четвертого триггера, третий вход которого соединен с выходом 15 второго счетчика, второй выход селектора длительности импульсов соединен с вторым входом второго блока памяти, выходы которого соединены с входами третьего блока согласующих элементов,1О выход третьего элемента И соединен с вторым входом второго блока согласующих элементов, третий и четвертый выходы которого соединены соответственно с третьим и четвертым входами пер- вого блока согласующих элементов, выходы третьего блока согласующих элементов являются выходами группы устройства, выход второго триггера является первым вьходом устройства, тре- 30 тий и четвертый выходы первого блока согласующих элементов являются соответственно вторым и третьим выходами устройства, третий и четвертый входы первого блока согласующих элементов 35 являются соответственно вторым и третьим входами устройства.

На фиг. 1 представлена блок-схема устройства для вывода цифровой информации; на фиг. 2 — его структур- 40 ная схема; на фиг. 3 — временная диаграмма. . Устр йство (фиг. 1) содержит контроллер 1 вывода, модули 2 вывода и.четырехканальную линию 3 связи. 45

Контроллер 1 вывода (фиг.2) содержит первый блок 4 памяти, первый 5 и второй 6 (сдвиговые) регистры, формирователь 7 импульсов, первый блок

8 сравнения, первый счетчик 9, первый 10 и второй 11 триггеры, первый

12, второй 13, третий 14 элементы

ИЛИ, первый элемент И 15, первый блок 16 согласующих элементов.

Модуль 2 вывода содержит второй Ы блок 17 согласующих элементов, третий (сдвиговый) регистр 18, второй блок 19 сравнения, шифратор 20 адреса, селектор 21 длительности импульсов, второй блок 22 памяти, второй счетчик 23, третий 24 и четвертый

25 триггеры, второй 26 и третий 27 элементы И, третий блок 28 согласующих элементов, выход 29 устройства.

На фиг. 1 и 2 показаны также информационные входы 30 устройства, первый вход 31 и первый выход 32 устройства.

Для организации каналов линии 3 связи могут использоваться физические линии, выполненные в виде витой пары, или коаксиальные кабели.

Первый 16 и второй 17 блоки согласующих элементов необходимы для согласования контроллера 1 вывода и модулей 2 вывода с линией 3 связи и для гальванической развязки.

В шифраторе 20 зафиксирован индивидуальный код адреса каждого модуля

2 вывода. Шифратор 20 представляет собой стандартный сдвиговый регистр с предустановкой.

Селектор длительности импульсов представляет собой детектор, выделяющий сигналы определенной (увеличенной) длительности — стробы.

Третий блок 28 согласуюших элементов служит для формирования вьиодных сигналов требуемой мощности. В качестве согласующих элементов могут быть использованы герконы, тиристоры, транзисторы.

Предлагаемое устройство может найти применение на объектах сложной структуры для выдачи управляющих воздействий на технологическое оборудование, удаленное от управляющей 3ВМ на значительное расстояние (до нескольких сотен метров) со значительным количеством исполнительных элементов (порядка нескольких тысяч).

В частности, предлагаемое устройство можно использовать в системах автоматизации процессов контроля и управления технологическим оборудованием связи.

Устройство позволяет располагать модули 2 вывода в непосредственной близости от исполнительных элементов технологического оборудования.

Это обеспечивает существенное сокращение длины соединительньи линий, требуемых для подключения исполнительньи элементов оборудования к модулям 2 вывода устройства, 1151944

Контроллер 1 вывода устройства соединяется с помощью единой четырехканальнои линии 3 связи с модулями 2 вывода, располагаемыми в местах,требуемых для целей контроля и управления.

Устройство взаимодействует с ЭВМ в асинхронном режиме, что достигается применением первого блока 4 памяти.

Устройство осуществляет аппаратный контроль передаваемой информации путем анализа контрольных сообщений, формируемых адресованным модулем 2 вывода, и повторной передачей командного сообщения в линию связи в случае несоответствия контрольного сообщения требуемому. Выдача повторного командного сообщения осуществляется без участия ЭВМ. При вторичном поступлении некорректного сообщения устройство формирует требование прерывания ЭВМ и дальнейший алгоритм взаимодействия устройства с ЭВМ определяется последней.

Формат командного сообщения, формируемого и передаваемого контроллером 1 вывода в линию 3 связи, и формат контрольного сообщения, фор — 30 мируемого и передаваемого модулем

2 вывода в линию 3 связи, представлены на фиг. 3, где — формат командного сообщения, передаваемого по первому каналу от контроллера 1 З5 вывода к модулю 2 вывода; 6 — синхроимпульсы, передаваемые по второму каналу от контроллера 1 вывода;

s — формат контрольного сообщения, передаваемого по третьему каналу 40 от модуля 2 вывода к контроллеру 1 вывода; ъ — синхроимпульсы, транспортируемые модулем 2 вывода через четвертый канал к контроллеру 1 вывода. 45

Устройство работает следующим образом.

При обращении к устройству ЭВМ выставляет информацию на входах 30 устройства, сопровождаемую сигналом 50 запроса, поступающим на вход 31.

При этом информация записывается в первый блок 4 памяти, а сигнал за— проса устанавливает в начальное состояние первый счетчик 9, второй триггер 11 и, проходя, через первый элемент ИЛИ 12, запускает формирователь

7 импульсов.

Цикл работы устройства определяет— ся формирователем 7 импульсов, который формирует поспедовательность синхроимпульсов,завершающуюся стробом.

Синхроимпульсы с первого выхода формирователя 7 управляют работой первого регистра 5, который преобразовывает информацию в параллельном коде, поступающую с выходов первого блока 4 памяти, в последовательный код. Далее информация с выхода первого сдвигового регистра 5 через вто-рой элемент ИЛИ 13 и первый блок 16 согласующих элементов поступает в первый канал линии 3 связи. Одновременно синхроимпульсы с первого выхода формирователя 7 поступают через третий элемент ИЛИ 14 и первый блок

16 согласующих элементов во второй канал .пинии 3 связи.

Информация, поступающая на модули

2 вывода из линии 3 связи, попадает на второй блок 17 согласующих элементов на первый вход третьего сдвигового регистра 18, второй блок 19 сравнения и на первый вход селектора 21 длительности импульсов.

Синхроимпульсы из линии 3 связи через второй блок согласующих элементов поступают на второй вход третьего сдвигового регистра 18, второй счетчик 23, третий элемент И 27, второй вход селектора 21 длительности импульсов и на первый вход шифратора

20 адреса.

Во втором блоке 19 сравнения происходит побитное сравнение адресной части приходящего командного сообщения с кодом адреса каждого модуля 2 вывода, поступающим с выхода шифратора 20 адреса. Если во втором блоке

19 сравнения происходит несравнение каких †ли битов адресной части командного сообщения, то на выходе этой схемы появляется активный сигнал, поступающий на первый вход третьего триггера 24, который сбрасывается в "0".

Если происходит сравнение всех битов адресной части, т.е. выбран данный модуль 2 вывода, третий триггер 24 остается в "1". Второй счетчик

23 подсчитывает число битов адресной части командного сообщения. После окончания счета на выходе второго счетчика 23. формируется сигнал, поступающий на стробирующий вход четвертого триггера 2S. В том из моду1151944

10 лей 2 вывода, в котором происходит сравнение адресной части, и, следовательно., третий триггер 24 остается в исходном состоянии, четвертый триггер 25 перебрасывается в " 1". В ос- 5 тальных модулях 2 вывода, в которых сравнение не происходит, четвертый триггер 25 остается в исходном нулевом состоянии.

В выбранном модуле 2 вывода четвертый триггер 25 формирует разрешающий сигнал, поступающий на входы второго 26, третьего 27 элементов И. и на вход второго блока 22 памяти.

После поступления разрешающего сигнала на второй элемент И 26 с выхода третьего сдвигового регистра 18 через второй элемент И 26 и второй блок 17 согласующих элементов в тре— тий канал линии 3 связи начинает поступать информация, представляющая собой записанную ранее адресную часть командного сообщения, а затем— полученные данные.

Одновременно через третий элемент

И 27 и второй блок 17 согласующих элементов синхроимпульсы передаются в четвертый канал линии 3 связи.

После получения N + M + N бит командного сообщения на выходах груп-30 пы третьего сдвигового регистра 18 всех модулей 2 вывода присутствует

М бит командного сообщения.

Контрольное сообщение, приходящее из линии 3 связи через первый блок 1635 согласующих элементов, поступает на второй вход первого блока 8 сравнения, а синхроимпульсы — на вход второго сдвигового регистра 6 и вход первого триггера 10. 40

Первый блок 8 сравнения осуществля ет последовательное сравнение приходящей информации с информацией, поступающей с выхода второго сдвигового регистра б, который осуществляет 45 преобразование параллельного кода с выхода первого блока 4 памяти в последовательный. Гезультат сравнения адреса и данных, записанных в первый блок 4 памяти, с адресом и данными, 50 полученными от модуля 2 вывода, фиксируется первым триггером 10. При несравнении первый триггер 10 устанавливается в нулевое состояние сигналом, поступающим с выхода первого 55 блока 8 сравнения.

Если первый триггер 10 не фиксирует ошибки ни ло одному из битов, то сигнал с его выхода разрешает прохождение строба сформированного на втором выходе формирователя 7 импульсов, через первый элемент И 15, второй элемент ИЛИ 13 и первый блок 16 согласующего элемента в первый канал линии 3 связи.

Независимо от результата сравнения сформированный строб с второго выхода формирователя 7 в конце цикла передачи поступает через третий элемент ИЛИ 14 и первый блок 16 согласующкх элементов во второй канал линии 3 связи, устанавливает в "1" первый триггер 10 и устанавливает в "0" второй сдвиговой регистр 6. В том случае, когда ошибок не обнаружено, селектор 21 в модуле 2 вывода выделяет два строба, поступающих соответственно по первому и второму каналам линии 3 связи.

Первый выделенный строб с выхода селектора 21 поступает на второй вход второго блока 22 памяти. При этом в блок 22 памяти записывается информация с выходов группы третьего сдвигового регистра 18 лишь в том модуле 2 вывода,в котором четвертый триггер 25 находится в состоянии

"I", т.е. на третий вход второго блока 22 памяти подан разрешающий сигнал.

Второй выделенный строб с выхода селектора 21 устанавливает в "0" второй счетчик 23, четвертый триггер

25, устанавливает в "1" третий триггер 24 и устанавливает в исходное положение шифратор 20 адреса.

В том случае, когда первый триггер 10 фиксирует ошибку, т.е. сбрасывается в "0", содержимое счетчика

9 увеличивается на единицу, при этом прохождение строба через первый элемент И 15 запрещено.

Если ошибка обнаруживается в первый раз, то на первом выходе первого счетчика 9 формируется сигнал повтора, который, пройдя через первый элемент ИЛИ 12, вновь запускает формирователь 7 импульсов, и цикл передачи информации повторяется после завершения текущего цикла.

Если после повторной передачи ошибка обнаружена вновь, то первый счетчик 9 увеличивает свое состояние еще на единицу, при этом сигнал .повтора на первом выходе снимается, ! а на втором выходе появляется им12

11S1944

11 пульс, поступающий на второй вход второго триггера 11, который устанавливается в " 1". При этом на управляющий выход устройства 32 посту— пает сигнал требования прерыва— ния.

Предлагаемое устройство обеспечивает получение положительного эффекта по,сравнению с известными техническими решениями и обладает повышенной надежностью функционирования.

Предлагаемое устройство по сравнению с известным обеспечивает более

5 высокую достоверность выводимой цифровой информации за счет обратной передачи контрольных сообщений и воз.можности повторного вывода ннформа ции в случае выявления ошибок при передаче данных.

1151944

ЯроиФотмаа

4 ® > Суу,ррф

Данова

JY

I

° ° °

° ° °

° ° °

° ° Э

° ° °

Составитель А.Махотин

Редактор E.Ïàïï ТехредС.Йовжий р

Заказ 2324/37 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4