Умножитель частоты

Умножитель частоты

Иллюстрации

Показать все

Реферат

 

УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий генератор тактовых импульсов, первый и второй делители частоты, первьй и второй элементы И, первую схему сравнения, блок синхронизации, элемент ИЛИ, первый и второй счетчики , триггер, первый сумматор, первый, второй и третий регистры, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, тактовым входом блока синхронизации и счетным входом первого делителя частоты, второй вход первого элемента И соединен с выходом блока синхронизации, а выход - со счетным входом первого счетчика, вход установки в О блока синхронизации соединен с выходом первой схемы сравнения , с первым входом установки в О первого счетчика, первым входом второго элемента И, счетным входом второго делителя частоты и входом разрешения записи первого регистра, информационный вход блока синхронизации соединен со старшим разрядным выходом сумматора, остальные разрядные выходы сумматора соединены соответственно с информационными входами первого регистра, входы первой группы сумматора соединены соответственно с разрядными выходами второго регистра , входы второй группы сумматора соединены соответственно с разрядными выходами nepBoko регистра, вход установки в О которого соединен с вторьм входом установки в О первого счетчика, входами разрешения записи второго и третьего регистров, входом установки в О второго делителя частоты, первым входом триггера и первым входом элемента ИЛИ, выход которого является выходом умножителя частоты, а второй вход соединен с выходом второго элемента И, (Л второй вход которого соединен, с выходом триггера, второй вход триггера соединен с выходом второго делителя частоты, выход старшего разряда первого делителя частоты соединен со счетным входом второго счетчика, первая и вторая группы входов первой схемы сравнения соединены соответстсд венно с разрядными выходами третьего регистра и первого .счетчика, отлисо ел чающийся тем, что, с целью уменьшения динамической погрешности со умножения, в него введены второй сумматор , вторая схема сравнения, преобразователь прямого кода в дополнительньй , элемент НЕ, тактируюпщй блок, содержащий два В-триггера и элемент И, первый вход которого соединен с прямым выходом первого Dтриггера и установочным входом второго D-триггера, инверсный выход которого соединен с вторым входом элемента И, входы синхронизации двухБ

союз советсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

g(gI) G 06 F 7/68

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV CB ETEAbCTBY

ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССОР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3563951/24-24 (22) 11.03.83 (46) 23.04.85. Бюл. N - t5 (72) О.А. Губанов и B.Л. Котляров (71) Львовский ордена Ленина политехнический институт им. Ленинского комсомола (53) 681. 325 (088.:8) (56) Авторское свидетельство СССР

N - 935956, кл. G 06 F 7/68, 1980.

Авторское свидетельство СССР

Р 826343, кл. G 06 F 7/52, 1979. (54) (57) УМНОИИТЕЛЬ ЧАСТОТЫ, содеРжащий генератор тактовых импульсов, первый и второй делители частоты, первый и второй элементы И, первую схему сравнения, блок синхронизации, элемент ИЛИ, первый и второй счетчики, триггер, первый сумматор, первый, второй и третий регистры, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, тактовым входом блока синхронизации и счетным входом первого делителя частоты, второй вход первого элемента И соединен с выходом блока синхронизации, а выход — со счетным входом первого счетчика, вход установки в "0" блока синхронизации соединен с выходом первой схемы срав нения, с первым входом установки в

"0" первого счетчика, первым входом второго элемента И, счетным входом второго делителя частоты и входом разрешения записи первого регистра, информационный вход блока синхронизации соединен со старшим разрядным выходом сумматора, остальные разрядные выходы сумматора соединены соот„„80„„1151959 A ветственно с информационными входами первого регистра, входы первой группы сумматора соединены соответственно с .разрядными выходами второго регистра, входы второй группы сумматора соединены соответственно с разрядными выходами первого регистра, вход установки в "0" которого соединен с вторым входом установки в "0" первого счетчика, входами разрешения записи второго и третьего регистров, входом установки в "0" второго делителя частоты, первым входом триг- . гера и первым входом элемента ИЛИ, выход которого является выходом умножителя частоты, а второй вход соединен с выходом второго элемента И, второй вход которого соединен с выходом триггера, второй вход триггера соединен с выходом второго делителя частоты, выход старшего разряда первого делителя частоты соединен со счетным входом второго счетчика, nepf вая и вторая группы входов первой схемы сравнения соединены соответственно с разрядными выходами третьего регистра и первого .счетчика, о т л ич а ю шийся тем, что, с целью уменьшения динамической погрешности умножения, в него введены второй сумматор, вторая схема сравнения, преобразователь прямого кода в дополнительный, элемент НЕ, тактирующий блок, содержащий два 2 -триггера и элемент И, первый вход которого соединен с прямым выходом первого 2— триггера и установочным входом второго D-триггера, инверсный выход которого соединен с вторым входом элемента И, входы синхронизации двух Р11 триггеров объединены, группа из регистров (где n — округление до ближайшего большего числа отношения максимальной к минимальной входных частот), группа из (n-2) элементов И и группа из (n-1) триггеров, причем -й триггер (= 1,...,п-1) инверсным выходом соединен с первым входом -го элемента И, прямым выходом — с вторым входом (-1)-го элемента И, вход установки в "1" -го триггера соединен с выходом -го элемента И, входом установки в "0" (i+1)-го триггера и входом разрешения записи (i+1)-го регистра, входы синхронизации триггеров с первого по (ь-1)-й соединены с выходом элемента НЕ, вход которого соединен с выходом генератора тактовых импульсов, входом синхронизации 2-триггеров тактирующего блока, третьими входами элементов И с первого по (-2)-й, стробирующим входом второй схемы сравнения, выход которой соединен с входом разрешения записи ь-го регистра, входом установки в 1 (и-1)-го триггера, первым входом элемента

ИЛИ, входы первой группы второй схемы сравнения соединены соответственно с разрядными выходами первого

51959 делителя частоты и младшими разрядными входами первого регистра группы, входы второй группы — с разрядными выходами, второго счетчика и старшими разрядными входами первого регистра группы, а входы третьей группы — с разрядными выходами и-ro регистра и входами преобразователя прямого кода в дополнительный, разрядные выходы которого соединены соответственно с входами первой группы второго сумматора, младшие разрядные выходы которого соединены соответственно с входами второго регистра,а старшие разрядные выходы — с входами третьего регистра, входы второй группы второго сумматора соединены соответственно с разрядными выходами (n-1)-го регистра, разрядные выходы i-го регистра соединены соответственно с разрядными входами (+1)-ro регистра, выход элемента И тактирующего блока соединен с входом разрешения записи первого регистра группы и входом установки в "0" первого триггера группы, установочный вход первого 2-триггера тактирующего блока соединен с входной инфор-, мационной шиной умиожителя частоты.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при обработке информации, представленной в виде частотно-импульсных последовательностей. 5

Цель изобретения — уменьшение. динамической погрешности умножения и повышение равномерности следования выходных импульсов при любой неравномерности следования входных импульсов.

На чертеже изображена блок-схема умножителя частоты. Для наглядности примем .я = 3.

Умножитель частоты содержит гене- 15 ратор 1 тактовых импульсов, подключенный выходом к первому входу первого элемента И 2, тактовому входу блока 3 синхронизации, к счетному входу первого делителя 4 частоты, к входу синхронизации первого 5 и второго 2-триггеров 6 тактирующего блока 7, входу элемента HE 8, третьему входу третьего элемента И 9, к стробирующему входу второй схемы 10 сравнения. Элемент И 2 соединен выходом со счетным входом первого счетчика 11, а вторым входом — с выходом блока 3 синхронизации. Вход установки в "0" блока 3 синхронизации соединен с выходом первой схемы 12 сравнения, с первым входом установки в "0" счетчика 11, первым входом второго элемента И 13, счетным входом второго делителя 14 частоты и входом разрешения записи первого регистра 15, а информационным входом — со старшим разрядным выходом первого сумматора

16. Остальные разрядные выходы сумматора 16 соединены соответственно с

3 11519 информационными входами регистра 15.

Входи первой группы сумматора 16 соединены соответственно с разрядными выходами второго регистра 17, а входы второй группы сумматора 16

5 с разрядными выходами регистра 15, вход установки в "0" которого соединен с выходом второй схемы 10 сравнения, с вторым входом установки в

"0" счетчика 11, входами разрешения 1п записи второго и третьего регистров

17 и 18, входом установки в "0" делителя 14 частоты, первым входом первого триггера 19, с входом разрешения записи четвертого регистра 20, с входом установки в "1" второго триггера 21 и первым входом элемента ИЛИ 22. Выход элемента ИЛИ 22 яв1 ляется выходом умножителя частоты

Э а второй вход элемента ИЛИ 22 соединен с выходом элемента И 13, второй вход которого подключен к выходу триггера 19, соединенного вторым входом с выходом делителя 14 частоты.

Выход старшего разряда делителя 4 частоты соединен со счетным входом второго счетчика 23. Первая и вторая группа входов первой схемы 12 сравнения соединены соответственно с разрядными выходами регистра 18 и счетчика 11. Входы первой группы схемы 10 сравнения соединены соответственно с разрядными выходами делителя 4 частоты и младшими разрядными входами пятого регистра 24, входы

35 второй группы — с разрядными выходами счетчика 23 и старшими разрядными входами регистра 24, а входы третьей группы — с разрядными выходами регистра 20 и входами преобразователя

25, прямого кода в дополнительный, разрядные выходы которого соединены соответственно с входами первой группы второго сумматора 26. Младшие разрядные выходы сумматора 26 соединены соответственно с входами регистра 17, а старшие разрядные выходы - с входами регистра 18 ° Входы второй группы сумматора 26 соединены соответственно с разрядными выходами 5О шестого регистра 27 и разрядными .входами регистра 20. Информационные входы регистра 27 соединены соответственно с разрядными выходами регистра 24, а вход разрешения записи регистра 27 подключен к выходу элемента И 9, к входу установки в "0" триггера 21 и к входу установки в

59 4

"1" третьего триггера 28. Входы синхронизации триггеров 21 и 28 соединены с выходом элемента НЕ 8, Элемент И 9 первым входом соединен с прямым выходом триггера 21, а вторым входом — с инверсным выходом триггера 28.

Тактирующий блок .7 представляет собой синхронизируемую импульсами генератора 1 схему привязки и содержит два 3 -триггера 5 и 6 и элемент

И 29, первый вход которого соединен с прямым выходом триггера 5 и информационным входом триггера 6; инверсный выход которого соединен с вторым входом элемента И 29 ° Выход элемента

И 29 тактирующего блока 7 соединен с входом разрешения записи регистра

24 и входом установки в "0" триггера

28 ° Информационный вход триггера 5 соединен с входной информационной шиной 30 умножителя частоты.

Умножитель частоты работает следующим образом.

Тактовые импульсы с периодом 1 с выхода генератора 1 поступают через ю-разрядный делитель 4 с коэффициентом деления К, равным требуемому коэффициенту умножения умножителя, на вход 1 -разрядного счетчика 23.

В ответ на 1-й входной импульс с входной информационной шины 30 умножителя частоты, поступающий на тактирующий блок 7, ближайший тактовый импульс генератора 1 появляется на выходе элемента И 29 тактирующего блока 7, этот импульс своим передним фронтом переносит число из делителя

4 и счетчика 23 в регистр 24, т.е. зафиксирует начало j- ãî периода входного сигнала, и подготовит триггер

28 к установке в "0". В этот же момент устанавливается триггер 28 в

"0" фронтом тактового импульса с иквертора, подсчет тактовых импульсов делителем 4 и счетчиком 23 производится этим же фронтом тактового импульса. Следующий после этого тактовый импульс проходит через схему

И 9 и подготавливает триггер 21 к установке в "0", а триггер 28 — к установке в "i". Передним фронтом этого импульса переносится информация из регистра 24 в регистр 27, а задним фронтом устанавливаются триггер 28 в "1", а триггер 21 в "0".

В результате совпадения кодов в регистре 20, делителе 4 и счетчике 23

1151959 очередной тактовый импульс переносит информацию из регистра 27 в регистр

20, устанавливает счетчик 11 в "0", а триггер 21 — в "1", этот же импульс переносит информацию с выходов сумма- 5 тора 26 .в регистры 17 и 18, обнуляет регистр 15, делитель 14, триггер 19 и проходит через элемент ИЛИ 22 на выход умножителя.

Следующее срабатывание схемы 10 сравнения происходит тогда, когда число в регистре 20 равно числу, записанному в делителе 4 и счетчике 23, т.е. через время равное T= T, N после рассмотренной записи числа в регистр

24 где И†" + — + 1 — округленУ т-к с о

"ное до ближайшего большего целого т (Ьх. тс к ч исла выражение + — 1, N — ем- 20

7 os k! кость счетчика 23 (для нашего примера

1 "6х. ъсчк 3 приь= 3 й= + о К

Так как время т больше максималь- 2 ного периода входных импульсов Т „ то за это время по крайней мере хотя бы один импульс переносит число из делителя 4 и счетчика 23 в регистр 24 и вызывает установку триггера 28 в ,. 30

"0". Каядый импульс переноса информации в регистр 20 вызывает установку в "1" триггера 21 и тем самым разрешает следующему тактовому импульсу пройти через схему И 9 и перенести информацию из регистра 24 в регистр 35

27. С другой стороны каждый импульс с выхода схемы 10 сравнения появляется через время Т после поступления импульса с выхода тактирующего блока

7 на вход разрешения записи регистра

24 и вход установки в "0" триггера 28.

Таким образом, период импульсов на выходе схемы 10 сравнения кодов равен периоду входных импульсов с задержкой на время Т. При этом число, 45 записанное в регистре 20 в момент поступления какого-либо задержанного импульса с выхода схемы 10, равно числу, записанному в регистр 24 в момент поступления соответствующего SO . ему входного импульса с выхода тактирующего блока 7, а число, зафиксированное в этот момент в регистре

27, равно числу, записанному в регистр 24 следующим входным импульсом 55 с выхода блока 7. Иными словами, если входной j импульс поступил в момент 1 к., то соответствующий ему задержанный импульс поступает с выхода схемы 10 сравнения в момент

+Т, так как именно в этот д 8х1 момент число, занесенное в регистр

24 в момент „, снова появляется на выходах делителя 4 и счетчика 23 после их переполнения. В этот же момент 1> в регистре 27 находится число, которое было в делителе 4 и счетчике 23 в момент ьх.(j+gj поступления следующего (1+1)-го входного импульса. Таким образом, к моменту 1, на входы сумматора 26 поступают прямой код числа, записанного в регистре 27, и дополнительный код числа, записанного в регистре

20, который сформировывает преобразователь 25 кода.

В результате на выходе сумматора

26 формирует код 1 разности этих чисел. Это и есть код j-го периода входного сигнала.В момент 4 младшие

tn разрядов кода И переносятся в регистр 17, а старшие разрядов— в регистр 18. В этот же момент обнуляются регистр 15, счетчик 11, делитель 14, триггер 19. Таким образом, в регистрах 17 и 18 фиксируются соответственно дробная и целая части от деления количества тактовых импульсов (1 ), поступающих на вход делителя 4 за 1-й период входного сигнала, на коэффициент К.

В следующий отрезок времени, равный Т, работа описанной части умножителя происходит аналогично.

В течение задержанного j -ro периода результат й, записанный в регистре

i8, сравнивается посредством схемы

i2 сравнения с текущим значением числа импульсов, сосчитанных счетчиком 11. В момент совпадения кодов на входах схемы 12 сравнения на его выходе формируется импульс, который сбрасывает счетчик 11, и через элемент И 13 и элемент ИЛИ 22 проходит на выход умножителя. Если при этом элемент И 2 открыт в течение всего

j-го периода умножаемой частоты, то импульсы на выходе схемы 12 сравнения появляются через интервалы времени

Г й)1 й1 = (— - ) Т где (— ) — целая часть (< ) ь (к) отношения.

В результате на выходе умножителя каждый Р-й импульс появляется с опережением (ошибкой) на время

1151959

u,) 1 ) .T p где 1 — 1-) — дробная часть

1 ) отношения.

Уменьшение данной ошибки статического характера при.работе умножителя 5 происходит следующим образом. Код остатка йМ от деления И на К с вы1 3 хода регистра 17 поступает на первый вход сумматора 16. По приходу первого импульса с выхода схемы 12 сравнения этот код с сумматора 16 переписывается в регистр 15, и с выхода регистра t5 подается на второй вход сумматора

16. Таким образом, в течение периода умножаемой частоты сумматором 16 15 производится сложение кодов остатков, причем результат увеличивается на

dhl с приходом каждого импульса с вы3 хода схемы 12. Если текущее значение суммы остатков равно или превышает 20 число К, то на выходе старшего разряда сумматора 16 формируется сигнал логической "1". Этот сигнал с выхода сумматора 16 поступает. на информационный вход блока 3, приведенного в исходное состояние импульсом со схемы

12 и управляемого импульсами генератора 1. Блок 3 вырабатывает импульс длительностью Т,, который закрывает на время Т элемент И 2, запрещая ЗО прохождение на вход счетчика 11 одного импульса с выхода генератора 1 °

В результате благодаря тому, что для формирования выходных импульсов в течение j-ro периода входного сигнала используется не код (j-1)-го периода (как в известном устройстве), а значение кода )-ãî периода, исключается динамическая ошибка умножителя. Ошибка умножителя практически определяется ошибкой статического характера, не превышающей,.

Для синхронизации и привязки последнего выходного импульса к концу периода умножаемой частоты импульсы с выхода схемы 12 сравнения поступают на счетный вход делителя 14 с коэффициентом (К-1). Если на счетный вход делителя 14 успевает поступить (К-i) импульсов, а период умножаемой частоты еще не окончился, то сигнал г с выхода делителя 14 закрывает через триггер 19 элемент И 13 и прекращает подачу импульсов на выход умножителя.

Таким образом, предлагаемый умножитель позволяет по сравнению с известным уменьшить неравномерность следования импульсов выходной после довательности при большой скорости изменения периода входного сигнала и исключить динамическую ошибку умножения частоты.

1 I 51959

Составитель О. Губанов

Редактор Е. Папп Техред С.Иовжий Корректор О. Тигор

Заказ 2324/37 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4