Устройство для управления регенерацией информации в динамической памяти

Устройство для управления регенерацией информации в динамической памяти

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ , содержащее блок синхронизации , первый, второй входы и первый, второй и третий выходы которого являются соответственно входами и выходами управления устройства, а четвертый выход подключен к входу выборки мультиплексора, выходы которого являются адресными выходами устройства , одни входы мультиплексора соединены с одними входами блока сравнения и выходами счетчика адреса регенерации , а другие входы подключены к другим входам блока сравнения и являются адресными входами устройства, о тличающееся тем, что, с целью повырления быстродействия устройства, в него введены элемент И и элемент И-НЕ, причем первый прямой вход элемента И-НЕ соединен с выходом блока сравнения, второй инверсный вход с третьим выходом блока синхронизации,5 а выход подключен к третьему входу л блока синхронизации и первому входу элемента И, второй вход которого соединен с пятым выходом блока синхронизации , а выход - с входом счетчика адреса регенерации.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (292 (! 12

2034 А

4(sl2 С 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АНТОРСНОМУ СВИДЕТЕЛЬСТВУ

/5

/б

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

1 10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3594636/24-24 (22) 23.05.83 (46) 23.04.85. Бюл. В 15 (72) Л.Е. Минасянц и А.П. Едигарян (53) 681.327.6(088.8) (56) 1. Андреев В,П., Баранов В.В., Бекин Н.В. и др. Полупроводниковые запоминающие устройства и их применение. Под ред. А.Ю. Гордонова, M., "Радио и связь", 1981 с. t24-127.

2. Шацкий M.Â. Анализ методов уменьшения потерь времени на регенерацию в ОЗУ на динамических БИС—

"Вопросы радиоэлектроники", сер. ЭВТ, вып. 3, с. 78, рис, 1 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В ДИНАК/ЧЕСКОЙ ПАЖИТИ, содержащее блок синхронизации, первый, второй входы и первый„ второй и третий выходы которого являются соответственно входами и выходами управления устройства, а четвертый выход подключен к входу выборки мультиплексора, выходы которого являются адресными выходами устройства, одни входы мультиплексора соединены с одними входами блока сравнения и выходами счетчика адреса регенерации, а другие входы подключены к другим входам блока сравнения и являются адресными входами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элемент И и элемент

И-HF., причем первый прямой вход элемента И-НЕ соединен с выходом блока сравнения, второй инверсный вход— с третьим выходом блока синхронизацииЯ а выход подключен к третьему входу блока синхронизации и первому входу элемента И, второй вход которого соединен с пятым выходом блока синхронизации, а выход — с входом счетчика адреса регенерации.

1152() 34 чика.

2. Устройство по п. 1, о т л ич ающе е с я тем, что блок синхронизации содержит счетчик, выход которого соединен с первыми инверсными входами блока анализа приоритета и элемента HJIH-HE соответственно и является пятым выходом блока синхронизации, второй вход блока анализа приоритета подключен к выходу триггера обращения, а первый и второй выходы — к входам формирователя синхросигналов, первый, второй и третий выходы которого являются выходами блока синхронизации, четвертый

Изобретение относится к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах на динамических элементах памяти.

Известны устройства управления строчной регенерацией, содержащие генератор регенерации, счетчик адресов регенерации, мультиплексор ацре1О сов регенерации, блок арбитра запросов регенерации, процессор (1 j.

Недостатком этого устройства являются большие потери времени процессора.

Наиболее близким техническим ре15 шением к изобретению является устройство для управления регенерацией памяти на динамических БИС, содержащее блок синхронизации, выходы которого подключены к входам селектора и

20 счетчика адреса регенерации, блок сравнения, выход которого соединен с входом триггера, другой вход и выход которого подключены соответственно

25 к выходу и входу блока синхронизации (2 1.

В известном устройстве пропускается анализ части адресов обслуживания процессора. При этом лишняя регенерация занимает полезное машинное время, тем самым снижая эффективное быстродействие устройства.

Целью изобретения является повышение быстродействия за счет уменьшения времени обслуживания запросов на регенерацию, выход соединен с входом сброса триггера обращения, а пятый выход — с вторым входом элемента И-НЕ, второй вход элемента ИЛИ-НЕ и вход установки триггера обращения являются входами управления блока синхронизации, первый вход элемента И-НЕ и первый выход блока анализа приоритета являются соответственно третьим входом и четвертым выходом блока синхронизации, а выходы элемента ИЛИ-HE и элемента И-HE подключены соответственно к входу счета и сброса счетПоставленная цель достигается тем, что в устройство для управления регенерацией информации в динамической памяти, содержащее блок синхронизации, первый, второй входы и первый, второй и третий выходы которого являются соответственно входами и выходами управления устройства, а четвертый выход подключен к входу выборки мультиплексора, выходы которого являются адресными выходами устройства, одни входы мультиплексора соединены с одними входами блока сравнения и выходами счетчика адреса регенерации, а другие входы подключены к другим входам блока сравнения и являются адресными входами устройства, введены элемент И и первый элемент И-НЕ, причем первый прямой вход элемента И-НЕ соединен с выходом блока сравнения, второй инверсный вход— с третьим выходом блока синхронизации, а выход подключен к третьему ,входу блока синхронизации и первому входу элемента И, второй вход которого соединен с пятым выходом блока синхронизации, а выход — с входом счетчика адреса регенерации.

Кроме того, блок синхронизации содержит счетчик, выход которого соединен с первыми инверсными входами блока анализа приоритета и элемента ИЛИ-НЕ соответственно и является пятым выходом блока синхронизации, второй вход блока анализа приоритета подключен к выходу триггера обраще1152034 ния, а первый и второй выходь — к входам формирователя синхросигналов, первьБг, второй и третий выходы которого являются выходами блока синхронизации, четвертый .выход соединен с входом сброса триггера обращения, а пятый вьгход — со вторым входом элемента И-НЕ, второй вход элемента

ИЛИ.-НЕ и вход установки триггера обращения являются входами управле- 1р ния блока синхронизации, первый вход элемента И-НЕ и первый выход блока анализа приоритета являются соответственно третьим входом и четвертым выходом блока синхронизации, а выходы!5 элемента ИЛИ-НЕ и второго элемента

И-НЕ подключены соответственно к входу счета и сброса счетчика.

На чертеже представлена структурная схема устройства. 20

Устройство содержит счетчик 1, триггер 2 обращения, блок 3 анализа приоритета, формирователь 4 синхросигналов, мультиплексор 5, счетчик

6 адреса регенерации, блок 7 сравне- 25 ния, второй элемент И-HE 8, элемент

И 9, первый элемент И-НЕ 10, элемент

ИЛИ-НЕ 11, входы 12 и 13 управления, адресные входы 14, выходы 15 — 17 управления и адресные выходы 18.

Блоки 1-11 составляют блок 19 синхронизации.

Устройство работает следующим образом.

При поступлении сигнала обращения 5 на вход триггера 2 он устанавливается в единичное состояние, и сигнал с его выхода поступает на второй вход блока 3 анализа приоритета, организованной по HH!1H FIFO (раньше при- 40 шел, раньше обслужился). На втором выходе блока 3 анализа приоритета вырабатывается сигнал обслуживания запроса обращения и на выходах 15

17, которые являются выходами устрой-45 ства, вырабатываются соответственно управляющие сигналы RAS (синхросигнал выборки строки),ME (синхросигнал записи), GAS (синхросигнал выборки столбца). При этом на выходе 18 уста-50 новлен адрес обращения к ЗУ. По окончании обслуживания запроса обращения на четвертом выхоце формирователя

4 синхросигналов вырабатывается сигнал "Сброс" триггера 2 обращения.

На синхровход счетчика 1 через ! элемент ИЛИ-НЕ 11 со входа 12 поступают тактовые сигналы. При переполнении счетчика íà его выходе устанавливается сигнал запроса на регенерацию, который поступает на первый вход блока 3 анализа приоритета, на первом выходе которого вырабатывается сигнал "Обслуживание запроса на регенерацию после завершения обслуживания обращения". При этом на выходе мультиплексора 5 (выход 18) устанавливается адрес регенерируемой строки, а на выходе 15 вырабатывается сигнал RAS. Сигналы на выходах 16 и

17 при этом не вырабатываются.

По завершению цикла регенерации сигналом"Сброс" с пятого выхода формирователя 4 синхросигналов счетчик 1 устанавливается в нулевое состояние, а в счетчике адреса регенерации 6 устанавливается адрес следующей строки, подлежащей регенерации.

Запрос на регенерацию одной строки вырабатывается на выходе счетчика

1 через время, равное

Т рег

Т

О и Э где Тр„ — период регенерации динамической микросхемы памяти;

n — число строк динамической микросхемы памяти, т.е. период запроса на регенерацию той же строки вырабатывается через

Т = Т „ . При установке запроса на регенерацию на выходе счетчика блокируется его счет и по завершению регенерации счетчик сбрасывается и устанавливается разрешение на его счет. В промежутках между запросами на регенерацию в блоке 7 сравнения анализируется адрес, ожидающий регенерацию и адрес обращения. При их равенстве на вьгходе элемента

И-НЕ 8 при обслуживании запроса обращения вырабатывается сигнал "Сброс" счетчика 1, и в счетчике. 6 устанавливается следующий адрес строки, подлежащий регенерации. Таким образом, регенерация предыдущей строки пропускается, продолжается обслуживание запросов обращения и анализ уже следующей строки, подлежащей регенерации и т.д.

Технико-экономическое преимущество предлагаемого устройства заключается в уменьшении потерь машинного времени за счет уменьшения времени обслуживания запросов на регенерацию памяти.