Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок постоян .ной памяти, блок оперативной памяти, блок выработки управляниях воздействий , блок синхронизации, счетчик команд, блок прерываний, блок буферной памяти блок коммутаторов адресов , блок коммутаторов фиксированных адресов, регистр управления, триггер запрета, регистр вьщачи информации, мультиплексор, восемь элементов И, v элемент ИЛИ, причем вход пуска устрой ства соединен с входом запуска блока синхронизации, вход логических условий устройства соединен с входом логических условий блока выработки управлякяцих воздействий, выход внешних микроопераций которого соединен с выходом внешних микроопераций устройства , выход первого элемента И соединен с перйым входом элемента ИЖ, выход которого соединен с первым информационным входом регистра управления , вьрсод второго элемента И соединен с вторым входом элемента ШШ и вторым информационным входом регистра управления, инверсный выход триггера запрета соединен с первым входом второго элемента И, выход третьего элемента И соединен с входом синхронизации регистра вьщачи информации, выход четвертого элемента И соединен с входом синхронизации счетчика команд , выход пятого элемента И соединен с счетным входом счетчика команд, отличающееся тем, что, с целью увеличения быстродействия, в устройство введены счетчик адреса блока оперативной памяти, первый t и второй шинные формирователи, четыре элемента И-НЕ, триггер разрешения , первый и второй элементы НЕ, элемент ИЛИ-НЕ, причем первый выход блока синхронизации соединен с первыми входами первого и второго элесл ментов И-НЕ, первым входом третьего О5 элемента И-НЕ, первым входом о третьего элемента И и входом синхро ч| . низации блока буферной памяти, 00 выход которого соединен с первьп « информационным входо; мультидпексора, выход счетчика команд соединен с первым информационным входом блока коммутаторов адресов, выход счетчика адреса блока оперативной памяти соединен с вторым информационным входом блока коммутаторов адресов, выход микрооперации разрешения фиксированного адреса блока формирования управляющих воздействий соединен с третьим входом элемента ИЛИ, выход

СОЮЗ СОВЕТСКИХ . СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3593557/24-24 (22) 30.05..83 (46) 1.5.05.85. Вюл. У 18 (72) В.П. Супрун, А.И. Кривоносов, Г.Н. Тимонькин, С.Н. Ткаченко, В.С. Харченко и В.А. Мельников (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 696466, кл. G 06 F 9/22, 1977.

Авторское свидетельство СССР

Ф 826348, кл. G 06 F 9/22, 1979.

Авторское свидетельство СССР

11 822186, кл. G 06 F 9/22, 1979.

Авторское свидетельство СССР

11 947868, кл. G 06 F 15/00, 1980 (прототип}.

Хассон С. Иикропрограммное управление. И,,Мир", 1973, с. 45-46, рис. 25. (54) (57) ИИКРОПРОГРАМИНОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ, содержащее блок постоян.ной памяти, блок оперативной памяти, блок выработки управляющих воздействий, блок синхронизации, счетчик команд, блок прерываний, блок буферной памяти, блок коммутаторов адресов, блок коммутаторов фиксированных адресов, регистр управления, триггер запрета, регистр выдачи информации, мультиплексор, восемь элементов И, элемент ИЛИ, причем вход пуска устрой ства соединен с входом запуска блока синхронизации, вход логических условий устройства соединен с входом .логических условий блока выработки управляющих воздействий, выход внеш\ них микроопераций которого соединен с выходом внешких микроопераций устройства, выход первого элемента И соединен с первым входом элемента ИЛИ, „„SU„„1156073 А

4(51) G 06 F 9/22; С 06 р 11/pp выход которого соединен с первым информационным входом регистра управ. ления, выход второго элемента И соединен с вторым входом элемента ИЛИ и вторым информационным входом регистра управления, инверсный выход триггера запрета соединен с первым входом второго элемента И, выход третьего элемента И соединен с входом синхронизации регистра выдачи информации, выход четвертого элемента И соединен с входом синхронизации счетчика команд, выход пятого элемента И соединен с счетным входом счетчика команд, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, З в устройство введены счетчик адреса блока оперативной памяти, первый и второй шинные формирователи, четыре элемента И-НЕ, триггер разрешения, первый и второй элементы НЕ, элемент ИЛИ-HF., причем первый выход блока синхронизации соединен с первыми входами первого и второго элементов И-НЕ, первым входом третьего элемента И-НЕ, первым входом третьего элемента И и входом синхро.низации блока буферной памяти, выход которого соединен с первым информационным входом мультиплексора, выход счетчика команд соединен с первым информационным входом блока коммутаторов адресов, выход счетчика адреса блока оперативной памяти соединен с вторым инйормационным входом блока коммутаторов адресов, выход микрооперации разрешения фиксированного адреса блока формирования управляющих воздействий соединен с третьйм входом элемента ИЛИ, выход

II56073 микрооперации конца обмена блока формирования у; равляющих воздействий соединен с первым входом четвертого элемента И-НЕ и выходом конца обмена устройства, второй выход блока синхронизации соединен с первым входом синхронизации блока выработки управляющих воздействий, признак конца команды которого соединен с первым входом первого элемента И и вторым входом второго элемента И, выход микрооперации включения триггера запрета блока выработки управляющих воздействий соединен с вторым входом первого элемента И-НЕ, выход которого соединен с инверсным входом установки в "1" триггера запрета, выход микрооперации конца команды блока выработки управляющих воздействий соединен с вторым входом второго элемента И-НЕ и входом первого элемента НВ, выход которого соединен с входом выдачи фиксированного адреса блока прерывания, выход второго элемента И-НЕ соединен с ин-. версным входом установки в. "0" тригге ра запрета, выход микрооперации блокировки продвижения счетчика команд блока выработки управляющих воздействий соединен с первым. входом элемента ИЛИ-НЕ, выход которого соединен с первым входом пятого элемента И, выход микрооперации конца работы блока выработки управляющих воздействий

l соединен с вторым входом останова блока синхронизации, третий выход которого соединен с первым входом синхронизации блока прерывания и пер- вым входом шестого элемента И, выход которого соединен с входом записи .блока оперативной памяти, выход микроопераций записи информации в регистр прерываний и регистр маски блока выработки управляющих воздействий соединен с входом разрешения записи информации блока прерываний, выход микрооперации записи в регистр выдачи информации блока выработки управляющих воздействий соединен с вторым входом третьего элемента И, выход микрооперации разрешения выдачи информации на шину. ввода-вывода устройства блока выработки управляющих воздействий соединен с управляющим входом второго шинного формирователя, выход регистра выда-. чи информации соединен с информационным входом второго шинного формирователя, выход которого соединен с вторым информационным входом мультиплексора и с шиной ввода-вывода устройства, шина ввода, устройства соединена с третьим информационным входом мультиплексора, выход которо- го соединен с информационным входом первого шинного формирователя, выход микрооперации счета счетчика адреса блока выработки управляющих воздействий соединен с первым входом седьмого элемента И, выход которого соединен со счетным входом счетчика адреса, выход микрооперации записи в счетчик адреса блока выработки управляющих воздействий соединен с первым входом восьмого элемента И, выход которого соединен с входом синхронизации счетчика адреса, четвертый выход блока синхронизации соединен с вторым входом синхронизации блока выработки управляющих воздействий, с первым входом четвертого элемента И, вторыми входами пятого, седьмого и восьмого элементов И, с вторым входом синхронизации блока прерываний, входом синхронизации регистра управления и вторым входом четвертого элемента И-НЕ, выход которого соединен с инверсным входом установки в 0" триггера разрешения, прямой выход которого соединен с выходом разрешения обмена устройства, выход первого разряда регистра управления соеди-, нен с входом признака подачи фиксированного адреса блока прерывания, вторым входом элемента ИЛИ-НЕ, входом выдачи фиксированного адреса бло. ка коммутаторов фиксированных адресов и входом второго элемента НЕ, выход которого соединен с входом выдачи адреса блока коммутаторов адресов, выход второго разряда регистра управления соединен с управляющим входом блока коммутаторов фиксированных адресов и вторым входом третьего элемента И-НЕ, выход которого соединен с инверсным входом установки в "1" триггера разрешения, выход наличия прерывания блока преры. вания соединен с вторым входом первого элемента И, выход микрооперации счета счетчика команд блока выработки управляющих воздействий соединен с третьим входом пятого элемента И и управляющим входом блока коммутаторов адресов, вход кода признака направления обмена устройства соединен с первым информацион.ным входом блока коммутаторов фик6073

115 сированных адресов, выход кода фиксированных адресов блока прерывания соединен со старшими разрядами второго информационного входа блока коммутаторов фиксированных адресов, выход микрооперации записи в счетчик команд блока выработки управляющих воздействий соединен с вторым входом четвертого элемента И, выходы микроопераций обращения к блоку постоянной памяти и блоку оперативной памяти блока выработки управляющих воздействий соединены соответственно с входом обращения постоянного запоминающего устройства и входом обращения оперативного запоминающего устройства, выход признака записи в оперативное запоминающее устройство выхода внутренних микроопераций блока выработки управляющих воздей-. ствий соединен с вторым входом тестого элемента И,. и входом записи информации в блоке оперативной. памяти блока прерываний, выход маскирующих разрядов которого соединен с входом старших разрядов информационного входа блока буферной памяти, выход микрооперации доступа к шине блока выработки управляющих воздействий соединен с управляющим входом первого шинного формирователя, вход требований прерываний и обменов устройства соединен с входом требований прерываний блока прерываний и третьим входом второго элемента И, вьвсод микрооперации управления мультиплексором блока выработки управляющих воздействий соедннен с управляющим входом мультиплексора, выход микрооперации записи информации в регистр блока буферной памяти блока выработки управляющих воздействий соединен с управляющим входом блока буферной памяти, выход блока коммутаторов адресов и выход блока коммутаторов фиксированных адресов соединены через шину адреса с входом блока постоянной памяти

Ф устройства, адресным входом блока оперативной памяти, входами младших разрядов информационного входа блока буферной памяти и группой адресных входов блока прерывания, выход . блока постоянной памяти, вход-выход блока оперативной памяти, выход первого шинного формирователя, вход-вы" ход данных устройства соединены через шину данных с информационным входом счетчика команд, информационным входом счетчика адреса, входом кода прерываний и входом кода маски блока прерываний, входом кода операции и входом типа абонента блока выработки управляющих воздействий и информационным входом регистра выдачи информации.

2.Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок выработки управляющих воздействий содержит блок памяти микрокоманд, регистр адреса, регистр микроопераций, коммутатор адреса, мультиплексор логических условий, первый и вто- рой коммутаторы микроапераций обращения, элемент И-НЕ, причем вход кода операции блока выработки управляющих воздействий соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, выход регистра адреса соединен с входом блока памяти микрокоманд, выход признака разрешения фиксированного адреса которого соединен с выходом микрсоперации разрешения фиксированного адреса блока выработки управляющих воздействий, выход призна ка конца обмена блока памяти микро-, команд соединен с первым информационным входом регистра микроопераций, первый выход которого соединен с выходом микрооперации конца обмена блока выработки управляющих воздействий, выход признака включения триггера запрета блока памяти микрокоманд соединен с вторым информационным входом регистра микроопераций, второй выход которого соединен с выходом микрооперации включения триггера запрета блока выработки управляющих воздействий, выход признака конца команды блока памяти микрокоманд соединен с третьим информационным входом регистра микроопераций и выходом признака конца команды блока выработки управляющих воздействий, третий выход регистра микроопераций соединен с выходом микрооперации конца команды блока выработки управляющих воздействий и управляющим входом коммутатора адреса, выход признака блокировки продвижения счетчика команд блока памяти микрокоманд соединен с четвертым информационным входом регистра микроопераций, четвертый выход которого соединен с выходом микрооперации блокировки продвижения счетчика команд блока выработки управляющих

1156073 воздействий, выход микроопераций блока памяти микрокоманд соединен с двумя группами пятого информационного входа регистра микроопераций, первая группа выходов которого соединена с выходом внешних микроопераций блока выработки управляющих воздействий, вход логических условий которого соединен с первым информационным входом мультиплексора логических условий, выход кода логических условий блока .памяти микрокоманд соединен с управляющим входом мультиплексора логических условий, вход кода типа абонента блока выработки уйравляющих воздействий соединен с вторым информационным входом мультиплексора логических условий, выход модифицированного разряда адреса которого соединен с входом модифицированного разряда адреса второго информационного входа коммутатора адреса, выход модифицируе мого разряда адреса блока памяти микрокоманд соединен с третьим информационныи входом мультиплексора логических условий, выход немодифицируемых разрядов адреса, блока памяти микрокоманд соединен с входом немодифнцнруемых разрядов адреса второго информационного входа коммутатора адреса, первый вход синхронизации блока выработки управляющих воздействий соединен с входом синхронизации регистра адреса, первый и второй управляющие разряды входа логических условий блока выработки управляющих воздействий соединены с первым и вторым управляющими вхоИзобретение. относится к автома- тике и вычислительной технике и может найти применение при построении самопроверяемых вычислительных и управляющих устройств и систем по- 5 вышенной производительности.

Цель изобретения — увеличение быстродействия устройства путем реализации быстрых прерываний хода основной программы для двунаправленного обмена данными без обращения дами первого коммутатора микроопераций обращения, третий и четвертый управляющие разряды входа логических условий блока выработки управляющих воздействий соединены соответственно с первым и вторым управляющими входами второго коммутатора микроопераций обращения, пятый управляющий разряд входа логических условий блока выработки управляющих воздействий соединен с первым входом элемента И-НЕ, второй вход синхронизации блока выработки управляющих воздействий соединен с входом синхронизации регистра микэоопераций и вторым входом элемента И-НЕ, выход микрооперации первого обращения второй группы выходов регистра микроопераций соединен с первым информационным входом первого коммутатора микроопераций обращения и вторым информационным входом второго коммутатора микроопераций обращения, выход микрооперации второго обращения второй группы выходов регистра микро операций соединен с вторым информационным входом первого коммутатора микроопераций обращения и первым информационным входом второго коммутатора микроопераций обращения, выход микрооперации конца работы второй группы выходов регистра микроопераций соединен с третьим входом элемента И-НЕ, вторая группа выходов ре1истра микроопераций, выходы ,первого и второго коммутаторов микроопераций обращения и выход. элемента

И-HE образуют выход микроопераций блока выработки управляющих воздействий.

2 к подпрограммам обслуживания таких прерываний.

На фиг. 1 представленч функциональ.ная схема предлагаемого микропрограммного устройства управл ния; на фиг. 2 — то же, блока выработки управляющих воздействий; на Фиг. 3 то же, блока прерываний; на фиг. 4 то же, блока временного хранения, на фиг. 5 — то же, блока синхронизации; на фиг. 6 — то же, блока комму3 1156 таторов адресов;. на фиг.. 7 — то же, блока коммутаторов фиксированных адресов; на фиг. 8 — то же элемента И-ИЛИ.

Микропрограммное устройство управления (фиг. 1) содержит блок 1 постоянной памяти, блок 2 оперативной памяти, блок 3 выработки управляющих воздействий (БВУВ), блок 4 прерывания, блок 5 буферной памяти, блок 1р

6 синхронизации, счетчик 7 команд, счетчик 8 адреса оперативной памяти, регистр 9 выдачи информации, регистр

10 управления, блок 11 коммутаторов адресов, блок 12 коммутаторов фиксированных адресов, мультиплексор 13, триггер 14 запрета, триггер 15 разрешения, четвертый 16, пятый 17, восьмой 18, седьмой 19, шестой 20, третий 21, первый 22 и второй 23 эле- 20 менты И, первый 24, второй 25, четвертый 26, третий 27 элементы И- НЕ, первый 28 и второй 29 шинные формирователи, элемент ИЛИ 30, элемент .

ИЛИ-НЕ 31, первый 32 и второя 33- 25 элементы НЕ, шину 34 адреса, -шину 35 данных.

На фиг. 1 обозначены также: шина

36 ввода устройства, вход 37 логических условий устройства, вход 38 пуска устройства, вход 39 кода признака направления обмена устройства, вход 40 требований прерываний и обменов, шина 41 ввода-вывода устройства, шина 42 ввода-вывода данных, 35 выход 43 внешних микроопераций, выход

44 разрешения обмена, выход 45 конца обмена, выход 46 микрооперации разрешения фиксированного адреса блока 3 выработки управляющих воздействий, 4о выход 47 признака конца команды блока 3, выход 48 микрооперации включения триггера запрета блока .3, выход

49 микрооперации конец команды бло- ка 3, выход 50 микрооперации блоки- 4> ровки продвижения содержимого счетчика 7 команд блока 3, выход 51 внутренних микроопераций блока 3, содержащий выход 51.1 микрооперации конца- работы, четырехразрядный выход

51.2 микроопераций записи информации в регистр прерываний и регистр маски, выход 51.3 микрооперацин записи информации в регистр 9, выдачи информации, выход 51.4 микрооперации разрешения выдачи информации на шину 4 I ввода-вывода, выход 51.5 микрооперации счета счетчика 8, вы073 4 ход 51.6 микрооперации записи в счетчик 8, выход 51.7 микрооперации продвижения содержимого счетчика 7 команд, выход 51.8 микрооперации блокировки продвижения содержимого счетчика 7 команд, выход 51 ° 9 микрооперации записи в счетчик 7 команд, выход 51.10 микрооперации обращения к блоку 1, выход 51.11 микрооперации обращения к блоку 2, выход 51. 12 признака записи в оперативное запоминающее устройство, выход 51.13 микрооперацни доступа к шине 35 дан- ных, выход 51.14 двухразрядной микрооперации управления мультиплексором

13, выход 51.l5 микраоперации записи информации в регистр блока временного хранения, выход 52 кода фиксированных адресов блока 4 прерываний, группа 53 адресных входов, выход 54 маскирующих разрядов блока 4 прерываний; выход 55 наличия прерывания блока 4 прерывания, выход 56 блока 5, первый 57, второй 58, третий 59 и четвертый 60 выходы блока 6 синхронизации, выход 61 счетчика 7 команд, выход 62 счетчика 8 адреса блока 2, выход 63 первого разряда регистра

10 управления, выход 64 второго разряда регистра 10 управления, выход

65 шестого элемента И 20, выход 66 второго шинного формирователя 29, выход 67 первого элементЫ НЕ 32, выход 68 второго элемента HE 33, выход 69 шины 34 адреса младших разрядов инФормационного входа блока 5, вход 70 старших разрядов информационного входа блока 5, информационный вход 71 регистра 9 выдачи информации, вход 72 типа абонента блока 3, вход 73 кода операции блока 3, .вход

74 кода блока 4 прерываний, вход 75 кода маски блока 4 прерываний> информационный вход 76 счетчика 8, информационный вход 77 счетчика 7 ко- . манд, вход 78 требований обменов.

Вход 38 пуска устройства соединен с первым входом блока 6 синхронизации, Вход 37 логических условий устройства соединен с входом логических условнй блока 3, выход внешних микроопераций которого соединен с выходом

43 внешних микроопераций устройства.

Выход первого элемента И 22 соединен с первым входом элемента ИЛИ 30, выход которого соединен с первым информационным входом регистра 10 управления ° Выход второго элемента

1156073

И 23 соединен с вторым входом элемента ИЛИ 30 и вторым информационным входом регистра 10 управления.

Инверсный выход триггера 14 запрета соединен с первым входом второго элемента И 23. Выход третьего элемента И 21 соединен с входом синхронизации регистра 9 выдачи инфор— мации, выход четвертого элемента

И 16 соединен с входом синхронизации счетчика 7 команд. Выход пятого элемента И 17 соединен со счетным . входом счетчика 7 команд. Первый выход 57 блока 6 синхронизации соединен с первыми входами первого 24

15 и второго 25 элементов И-НЕ, первым входом третьего элемента И-НЕ 27, первым входом третьего элемента И 21 и входом синхронизации блока 5. Выход блока 5 соединен с первым информационным входом мультиплексора 13, выход которого соединен с информационным входом первого 28 шинного формирователя. Выход счетчика 7 команд соединен с первым информационным входом блока 11 коммутации адресов. Выход счетчика 8 соединен с вторЫм инФормационным входом блока 1 1 коммутаторов адресов. Выход 46 микрооперации разрешения фик- 30 сированного адреса блока 3 соеди— нен с третьим входом элемента ИЛИ.

Выход микрооперации конца обмена блока 3 соединен с первым входом четвер— того элемента И-НЕ 26 и выходом 45 конца обмена устройства. Второй выход 8, блока 6 синхронизации соединен с первым входом 58 синхронизации блока 3. Выход 47 признака конца команды блока 3 соединен с первым 4в входом первого элемента И 22 и вторым входом второго элемента И 23. Выход 48 микрооперации включения триггера запрета блока 3 соединен с вторым входом первого элемента р-НЕ 43

24, выход которого соединен с инверсным входом установки в "единицу" триггера 14 запрета. Выход 49 микрооперации "Конец команды" блока 3 соединен с вторым входом второго S0 элемента И-НЕ 25 и входом первого элемента НЕ 32. Выход первого элемента НЕ 32 соединен с входом выдачи фиксированного адреса блока 4 прерывания. Выход второго элемента И-HE

25 соединен с инверсным входом установки в "нуль" триггера 14 запрета, Выход 50 микрооперации блокировки продвижения счетчика команд блока

3 соединен с первым входом элемента ИЛИ-НЕ 31, выход которого соединен с первым входом пятого «элемента И 17. Выход 51.1 микрооперации

lf

Н

Конец работы выхода 51 внутренних микроопераций блока 3 соединен с вторым входом блока 6 синхронизации.

Третий выход 59 блока 6 синхронизации соединен с первым входом синхронизации блока 4 преры вания и первым входом шестого элемента И 20. Выход которого соединен с входом записи блока 2. Выход 51.2 микроопераций записи информации в регистр прерываний и регистр маски выхода 51 внутренних микроопераций блока 3 соединен с входом разрешения записи информагии блока 4 прерываний. Выход 51. 3 микрооперации записи информации в регистр выдачи информации выхода 51 внутрен— них микроопераций блока 3 соединен с вторым входом третьего элемента И 21, Выход 51.4 микрооперации разрешения выдачи информации на шину ввода-вывода устройства выхода 51 внутренних микроопераций блока 3 соединен с управляющим входом второго шинного формирователя 29. Выход регистра

9 выдачи информации соединен с информационным входом второго шинного формирователя 29, выход которого соединен с вторым инФормационным входом мультиплексора 13 и с шиной 41 ввода-вывода устройства. Нина ввода 36 устройства соединена с третьим информационным входом мультиплексора 13, выход которого соединен с информационным входом первого шинного формирователя 28. Выход .51.5 микрооперации счета счетчика 8 адреса оперативного запоминающего устройства выхода 51 внутренних микроопераций блока 3 соединен с первым входом седьмого элемента И 19, выход которого соединен со счетным входом счетчика 8 адреса оперативного запоминающего устройства. Выход 51.6 микрооперации записи в счетчик 8 выхода 51 внутренних микроопераций блока 3 соединен с первым входом восьмого элемента И 18, выход которого соединен с вхо ом синхронизации счетчика 8. Четвертый выход 60 блока 6 синхронизации соединен с вторым входом 60 синхронизации блока 3, с первым входом четвертого элемента

И 16, вторыми входами пятого 17, седьмого 19 и восьмого 18 элементов

И, с вторым входом синхронизации блока 4 прерываний, входом синхронизации регистра 10 управления и вторым входом четвертого элемента И-НЕ

26. Выход четвертого элемента И-НЕ

26 соединен с инверсным входом установки в "нуль" триггера 15 разрешения, прямой выход которого соединен с выходом 44 разрешения обмена устройства. Выход 63 первого разряда 1О регистра управления соединен с входом признака подачи фиксированного ,адреса блока 4 прерывания, вторым входом элемента ИЛИ-НЕ 31, входом выдачи фиксированного адреса блока 12 15 коммутаторов фиксированных адресов и входом второго элемента НЕ 33. . Выход 68 второго элемента HE 33 соединен с входом выдачи адреса.блока 11 коммутаторов адресов. Выход 20

64 второго разряда регистра 10 управления соединен с управляющим входом блока 12 коммутаторов Фиксированных адресов и вторым входом третьего элемента И-HE 27. Выход третьего 25 элемента И-НЕ 27 соединен с инверсным входом установки в "единицу" триггера 15 разрешения. Выход 65 наличия прерывания .блока 4 прерывания соединен с вторым входом первого элемента И 22. Выход 51.7 микрооперации продвижения счетчика команд выхода 51 внутренних микроопераций блока 3 соединен с третьим входом пятого элемента И 17 и управляющим входом блока 11 коммутаторов адре35 сов. Вход 39 кода признака направ.ления обмена устройства соединен с первым информационным входом блока

12 коммутаторов фиксированных адре- 4О сов. Выход 52 кода фиксированных адресов блока 4 прерывания соединен со старшими разрядами второго информационного блока 12 коммутаторов фиксированных адресов. Выход 51.9 микрооперации записи в счетчик команд выхода 51 внутренних микроопераций блока 3 соединен с вторым входом четвертого элемента И 16. Выходы

5i 10 н 51.11 микроопераций O6pameния к блоку I и блоку 2. выхода 51 внутренних микроопераций блока 3 соединены соответственно с входом обращения блока 1 постоянной памяти и входом обращения блока 2 опера55 тивного запоминающего устройства.

Выход 51 12 признака записи в оперативное запоминающее устройство

1156073 8 выхода 51 внутренних микроойераций блока 3 соединен с вторым входом шес того элемента И 20, младшим разрядом второго информационного входа блока

12 коммутаторов фиксированных адресов и входом записи информации в оперативном запоминающем устройстве блока 4 прерывания. Выход 54 маскирующих разрядов блока 4 прерывания соединен с входом 70 старших разрядов информационного входа блока 5.

Выход 51.13 микрооперации доступа к шине данных выхода 51 внутренних микроопераций блока 3 соединен с управляющим входом первого шинного формирователя 28. Вход 40 требований прерываний и обменов устройства соединен с входом требований прерываний блока 4 прерываний и третьим входом второго элемента И 23 ° Выход ,51.14 двухразрядной мнкрооперации управления мультиплексором выхода 51 внутренних микроопераций блока 3 соединен с управляющим входом мультиплексора 13. Выход 51. 15 микрооперации записи информации в регистр блока временного хранения выхода 51 внутренних микроопераций блока 3 соединен с управляющим входом блока

5 временного хранения. Выход блока

1! коммутаторов адресов и выход блока 12 коммутаторов фиксированных адресов соединены через шину 34 адреса с входом блока 1, адресным входом блока, 2, входами младших разрядов информационного входа блока 5 хранения и группой 53 адресных входов блока 4 прерывания.

Выход постоянного запоминающего устройства 1, вход-выход оперативного запоминающего устройства 2, выход первого шинного формирователя

28, вход-выход 42 данных устройства соединены через шину 35 данных с информационным входом счетчика 7 команд, информационным входом счетчика 8 адреса оперативного запоминающего устройства, входом 74 кода прерываний и входом 75 кода маски блока 4 прерываний, входом 73 кода операции и входом 72 типа абонента блока 3 и информационным входом 71 регистра 9 выдачи информации.

Блок 3 выработки управляющих воздействий (фиг. 2) содержгт блок

?9 памяти микрокоманд, регистр 80 адреса, регистр 81 микроопераций, коммутатор 82 адреса, первый ком9 1156 мутатор 83 микроопераций обращения, второн коммутатор 84 микроопераций обращения, мультиплексор 85 логических условий, элемент И-HE 86.

На фиг. 2 обозначены также: первая 87.1 и вторая 87.2 группы выходов микроопераций блока 79 памяти микрокоманд, выход 88 кода логических условий, выход 89 немодифицируемых разрядов и выход 90 .модифи- 10 цируемого разряда адреса блока 79 памяти микрокоманд, выход 91 модифицированного разряда адреса мультиплексора 85 логических условий, вторая группа выходов 92. 1-92 л ре- 15 гистра 8l микроопераций, выход 93 микрооперации обращения к блоку 1, выход 94 микрооперации обращения к блоку 2, выход 95 микрооперации

"Конец работы", первый 96, второй 3)

97, третий 98, четвертый 99 и пятый 100 управляющие разряды входа 37 логических условий.

Вход 73 кода операции блока 3 соединен с первым информационным вхо-25 дом коммутатора 82 адреса. Выход коммутатора 82 адреса соединен с ин- . формационным входом регистра 80 адреса. Выход регистра 80 адреса соединен с входом блока 79,памяти микрокоманд, выход .признака разрешения фиксированного адреса которого соединен с выходом 46 микрооперации разрешения фиксированного адреса блока 3. Выход признака конца обмена блока 79 памяти микрокоманд соединен с первым информационным входом регистра 81 микрокоманд. Первый выход регистра 81 микроопераций соединен с выходом 45 микрооперации конца обмена блока 3. Выход признака вклю40 чения триггера запрета блока 79 памяти микрокоманд соединен с вторым информационным входом регистра 81 микроопераций, второй выход которого соединен с выходом 48 микрооперации

45 включения триггера запрета блока 3.

Выход признака конца команды блока

79 памяти микрокоманд соединен с третьим информационным входом регистра 81 микроопераций и выходом 47 приз

50 нака конца команды блока 3. Третий выход регистра 81 микроопераций соединен с выходом 49 микрооперацни конца команды блока 3 и управляющим вхо дом коммутатора 82 адреса. Выход приз

55 нака блокировки продвижения счетчика команд блока 79 памяти микрокоманд

073 l0 соединен с четвертым информационным входом регистра 81 микроопераций, четвертыь выход которого соединен с выходом 50 микрооперации блокировки продвижения счетчика команд блока 3.

Выход микроопераций блока 79 памяти микрокоманд соединен с двумя группами 87.1 и 87.2 пятого информационного входа регистра 81 микроопераций.

Первая группа выходов регистра 81 микроопераций соединена с выходом 43 внешних микроопераций блока 3. Выход

37 логических условий блока 3 соединен с первым информационным входом мультиплексора 85 логических условий.

Выход 88 кода логических условий блока 79 памяти микрокоманд соединен с управляющим входом мультиплексора

85 логических условий. Вход 72 кода типа абонента блока 3 соединен с вторым информационным входом мульти— плексора 85 логических условий. Выход 91 модифицированного разряда адреса мультиплексора 85 соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора 82 адреса. Выход 90 мо-. дифицируемого разряда адреса выхода, 89 блока 79 памяти микрокоманд соединен с третьим информационным входом мультиплексора 85 логических условий.

Выход немодифицируемых разрядов адреса выхода 89 блока 79 памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора 82 адреса. Первый вход 58 сиихронизации блока 3 соединен с входом синхронизации регистра 80 адреса. Первый

96 и второй 97 управляющие разряды входа 37 логических условий блока 3 соединены соответственно с первым и вторым управляющими входами первого коммутатора 83 микроопераций обра.щения. Третий 98 и четвертый 99 управ ляющие разряды входа 37 логических условий блока 3 соединены соответственно с первым и вторым управляющими входами второго коммутатора 84 микроопераций обращения. Пятый 100 управляющий разряд входа 37 логических условий блока 3 соединен с первым входом элемента A-ÍÅ 86. Второй вход 60 синхронизации блока 3 соединен.с входом синхронизации регистра 81 микроопераций и вторым входом элемента И-НЕ 86, выход микрооперации первого обращения второй

I) 1,56 группы 92 выходов регистра 81 микроопераций соединен с первым информационным входом первого коммутатора

83 микроопераций обращения и вторым информационным входом второго комму" татора 84 микроопераций обращения.

Выход микрооперации второго обращения второй группы 92 выходов регистра

81 микроопераций соединен с вторым информационным входом первого коммутатора 83 микроопераций обращения и первым информационным входом второго коммутатора 84 микрооперации обращения. Выход микрооперации конца .работы второй группы 92 входов регистра 81 микроопераций соединен с третьим входом элемента И-HF 86.

Вторая группа 92 выходов регистра

81 микроопераций, выходы 83 и 84 первого и второго коммутаторов микро операций обращения и выход элемента

И-HE 86 образуют выход 51 внутренних микроопераций блока 3. При этом выходы 92 регистра 81 микроопераций и выходы 93, 94 и 95 соответственно первого и второго коммутаторов 83 и 84 микроопераций обращения и элемента И-НЕ 86 соответствуют выходам 51 блока 3 следующим образом.

Выходу 51.1 блока 3 соответствует ны-З ход 95 элемента И-HE 86, выходу 51.2 блока 3 — выходы 91.1-92,4 регистра 81 микроопераций, выходам 51.3 и

51.4 блока 3 — выходы 92.5 и 92,6 ре— гистра 81 микроопераций, выходам

51.5 и 51.6 блока 3 — выходы 92.7 и

92,8 регистра 81 микроопераций, выходам 51.7 и 51.9 блока 3 — выходы

92,9 и 92; 10 регистра 81 микроопераций, выходу 51.10 блока 3 — выход

93 первого коммутатора 83 микроопераций обращения, выходу 51.11 блока

3 — выход 94 второго коммутатора 84 микроопераций обращения, Рыходу 51.12 блока 3 — выход 92.11 регистра 81 микроопераций, выходу 51.13 блока 3

45 выход 92, 12 регистра 81 микрооперацнй, выходу 51.14 блока 3 — выходы 92, 13 и

92.14 регистра 81 микроопераций, . выходу 51. 15 блока 3 — выход 92. 15 регистра 81 микроопераций.

Блок 4 прерывания (фиг. 3) содержит регистр 101 прерывания, регистр

102 маски, регистр 103 фиксирован— ного адреса, дешифратор 104, первый . элемент И-ИЛИ 105, второй элемент

5S

И-ИЛИ 106, первый элемент И 107, второй элемент И 108, пятый элемент

073 !2

И 109, четвертый элемент И 110, тре" тий элемент И 111, первый 112, второй

113, шестой 114, пятый 115, четвертый 116, третий 117 элемент И-НЕ, элемент НЕ 1 18.

На фиг. 3 обозначены также выход

119 третьего элемента И 111, первый

t20, второй 121, третий 122 выходы регистра 102 маски, первый 123, второй 124, третий 125 и четвертый

126 выходы регистра 103 фиксированного адреса, второй 127 и третий 128 входы первого элемента И-ИЛИ

105, второй 129 и третий 130 входы второго элемента И-ИЛИ 106, выход 131 пятого 1.09 и выход 132 четвертого

110 элементов И.

Вход 40 требований прерывания блока 4 прерываний соединен с инверсными входами установки в "единицу" триггеров регистра 101 прерываний. Первый выход регистра 101 прерываний соединен с входом элемента

НЕ 1 18. Выход элемента НЕ 118 соединен с первым входом первого элемента И 107, пер