Устройство для обмена информацией между объектом контроля и электронной вычислительной машиной

Устройство для обмена информацией между объектом контроля и электронной вычислительной машиной

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ МЕЩУ ОБЪЕКТОМ КОНТРОЛЯ И . ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее буферную память, адресные входы которой подключены к выходу счетчика, двунаправленный коммутатор , первая группа информационных входов-вькодов которого соединена с группой информационных входов-выходов объекта контроля, а вторая группа информационных входов-выходов с группой информационных, адресных и управляющих шин электронной вычислительной машины, адаптер памяти, отличающееся тем, что, с целью сокращения оборудования, устройство содержит блок установки режима контроля, блок управления памятью, регистр режима, причем блок управления памятью содержит дешифратор , элементы НЕ, И-НЕ, первый и второй выходы дешифратора соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с третьим выходом дешифратора , а выходы - с первыми входами соответственно третьего и четвертого элементов И-НЕ, выходы которых соединены с первым и вторым входами пятого элемента И-НЕ, вькод которого соединен с первым входом шестого элемента И-НЕ, выходы первого и второго элементов НЕ соединены с первым и вторым входами седьмого элемента И-НЕ, выход второго элемента НЕ соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента НЕ соединен с Третьим входом четвертого элемента И-НЕ, выход второго элемента И-НЕ и выход четвертого элемента НЕ соединены с первым и вторым входами восьмого элемента И-НЕ, выход которого соеди (Л нен с третьим входом пятого элемента И-НЕ, четвертый вход которого соединен с выходом девятого элемента И-НЕ, входами соединенного с выходами пятого и шестого элементов НЕ, выходы шестого и седьмого элементов И-НЕ соединены с первым и вторым входами десятого элемента И-НЕ, выход котоел рого соединен с первьм входом одинOi надцатого элемента И-НЕ, второй и о третий входы которого соединены соответственно с выходом шестого эле00 мента НЕ и четвертыкг выходом дешифратора , входы которого соединены с выходами разрядов выбора типа контрольной информации регистра режима, входы первого, второго, третьего и четвертого элементов НЕ соединены соответственно с выходами чтения и записи группы выходных управляющих шин электронной вычислительной машины , выходы шестого, седьмого и де ятого элементов И-НЕ соединены соответственно с входами записи.

СОЮЗ СОВЕТСКИХ . СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4fgl) G 06 F 11/26.,, ««Ф Я

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н АВТОРСМОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3533969/24-24 (22) 03.01.83 (46) 15.05.85. Бюл..М 18 (72) Ю.А.Розанов, О.В.Исаев, М.М.И1ирин, В.М.Титкин и N.Ë.×àëêîâà (71) Московский ордена Ленина и ордена Октябрьской Революции .энергетический институт (53) 681.3 (088.8) (56)Авторское свидетельство СССР

Ф 660053, кл. С 06 F 11/22, 1975.

"Electronics", v.53, 1980, Р 26, р. 137-141. (54) (57) УСТРОЙСТВО ЛЛЯ ОБМЕНА ИНФОРМАЦИЕЙ МЕЖДУ ОБЪЕКТОМ КОНТРОЛЯ И .ЭЛЕКТРОННОЙ ВЪ|ЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее буферную память, адресные входы которой подключены к выходу счетчика, двунаправленный коммутатор, первая группа информационных входов-вьмодов которого соединена с группой информационных входов-выходов объекта контроля, а вторая группа информационньм входов-выходов с группой информационных, адресных и управляющих шин электронной вычисЛительной машины, адаптер памяти, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, устройство содержит блок установки режима контроля, блок управления памятью, регистр режима, причем блок управления памятью содержит дешифратор, элементы НЕ, И-НЕ, первый н второй выходы дешифратора соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с третьим выходом дешифратора, а выходы †. с первыми входами соответственно третьего и четвертого

„„SU„„1156078 А элементов И-НЕ, выходы которых соединены с первым и вторым входами пятого элемента И-HF., выход которого соединен с первым входом шестого элемента И-HF., выходы первого и второго элементов НЕ соединены с первым и вторым входами седьмого элемента

И-НЕ, выход второго элемента HF. соединен с, вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента HF. соединен с третьим входом четвертого элемента И-HF., выход второго элемента И-НЕ и вьмод четвертого элемента HF. соединены с первым и вторым входами восьмого элемента И-HF., выход которого соединен с третьим входом пятого элемента

И-НЕ, четвертый вход которого соединен с выходом девятого элемента И-HF., входами соединенного с выходами пятого и шестого элементов НЕ, выходы шестого и седьмого элементов И-НЕ соединены с первым и вторым входами десятого элемента И-НЕ, выход которого соединен с первым входом одиннадцатого элемента И-HI., второй и третий входы которого соединены со.ответственно с выходом шестого элемента НЕ и четвертым. вьмодом дешифратора, входы которого соединены с выходами разрядов выбора типа контрольной информации регистра режима, входы первого, второго, третьего и четвертого элементов НЕ соединены соответственно с выходами чтения и ваписи группы выходных управляющих шин электронной вычислительной машины, выходы шестого, седьмого и десятого элементов И-НЕ соединены соответственно с входами записи, 115á чтения и блокировки записи буферной памяти, выход шестого элемента HF. соединен со стробирующим входом пятого элемента НЕ и четвертым входом одиннадцатого элемента И-HF., выход которого соединен со счетным входом счетчика, при этом блок установки режима контроля содержит четыре триггера, элементы И, И-НЕ, И-ИЛИ-НЕ, S-вход первогс триггера и первый вход первого элемента И подключены к шине общего сброса устройства, С-вход первого триггера подключен к выходу элемента И-НЕ, а его R-вход и D-вход третьего триггера соединены с выходами разрядов режимов блокировки регистра режима, В-вход первого триггера и первый вход элемента

И-ИЛИ-НЕ соединены с единичным выходом второго триггера, нулевой выход которого соединен с вторым входом шестого элемента И-НЕ блока управления памятью, первый вход элемента ИНЕ и второй вход элемента И-ИЛИ-НЕ соединены с шиной синхронизации электронной вычислительной машины, второй вход элемента И-НЕ u R-вход второго триггера соединены с выходом подтверждения захвата шин электронной вычислительной машины, С-вход второго триггера соединен с выходом второго элемента И, первый вход ко-. торого соединен с выходом переполнения счетчика, а второй вход через первый элемент НЕ соединен с выходом коммутатора, С-вход третьего триггера соединен с выходом третьего элемента И, первый и второй входы которого и второй вход первого элемента

078

И соединены с выходами управления захватом шин группы управляющих шин электрон::ой вычислительной машины, R-вход третьего триггера соединен с выходом элемента И-ИЛИ-НЕ, третий вход которого через второй элемент

НЕ соединен с шиной общего сброса устройства, выход первого элемента

И соединен с S-входом четвертого триггера, С-вход которого соединен с нулевым выходом первого триггера, который соединен с входом блокировки коммутатора, выход третьего триггера соединен с входом запроса захвата шин электронной вычислительной машины, выход четвертого триггера соединен с первым управляющим входом коммутатора.,второй, третий и четвертый управляющие входы которого соединены соответственно с выходом счетчика, выходом управления записью и управляющим выходом адаптера памяти, информационные входы и выходы буферной памяти соединены с информационными входами и выходами электронной вычислительной машины, входы сброса счетчика, регистра режима, адаптера памяти соединены с шиной общего сброса устройства, информационный и управляющий входы регистра режима подключены к информационной и управляю-. щей шинам электронной вычислительной машины, входы блокировки записи, пуска и синхронизации адаптера памяти соединены соответственно с выходом переполнения счетчика, шинами подтверждения захвата шин и синхронизации электронной вычислительной машины.

Изобретение относится к вычислительной технике и может быть использовано для проверки работоспособнос-, ти и диагностики неисправностей цифровых модулей микро-ЭВМ. 5

Цель изобретения — сокращение оборудования устройства контроля.

На фиг. 1 изображена схема устрой ства. для обмена информацией между объектом контроля и электронной вы- 1п числительной машиной (ЭВМ); на фиг. 2схема блока установки режима контро2 ля; на фиг. 3 — схема блока. управления памятью.

Устройство содержит буферную память 1, счетчик 2, адаптер 3 памяти, двунаправленный коммутатор 4, вторая группа входов-выходов которого соединена с соответствующими информационными 5, адресными 6 и управляющими 7 шинами электронной вычислительной машины, а первая группа 8 входоввыходов — с соответствующими входамивыходами объекта контроля, регистр 9

078 4

1156

Схема блока управления памятью (фиг. 3) включает дешифратор 47, инверторы 48-53, элементы ЗИ-НЕ 54 и

55, элементы 2И-HE 56-62, элемент

4И-НЕ 63, элемент 2-2И-2ИЛИ-HE 64, шину "Земли" 65. По шине 13 выборки поступает содержимое разрядов 66, 67 и 68 регистра 9 режима, определяющих выб р типа контрольной информац н. 50

По шине 22 сопряжения поступают сигналы "Прием" (затрат выдачи данных)

69, "ВК БП" (выбор буферной памяти 1)

70,"Выборка" 71 (ккевткАвкатор кокка выборки «оыанкы), "Выкача" 72 (ваокоьбб в память) .

По служебной шине 23 поступают сигналы "Выдача ФТ" 73 (запись в буз режима, блок 10 установки режима контроля, блок 11 управления памятью2 шину 12 выборки, шину 13 установки, шину 14 запрета, шины 15 и 16 поддержания захвата шин процессора устройства и испытуемого процессора, шины 17 и 18 запроса захвата шин процессора устройства и испытуемого процессора, шину 19 блокировки, шину

20 синхронизации, шину 21 переполнения, шину 22 сопряжения, служебную шину 23, шину 24 управления буферной памятью, шину 25 управления испытуемой памятью, шину 26 строба памяти, шину 27 адресации буферной памяти, шину 28 единичного приращения счетчика, шину 29 сброса, шину 30 управления захватом.

Схема блока установки режима контроля (фиг. 2) включает триггер

3 1 блокировки, вспомогательный триггер 32, триггеры 33 и 34 запроса отключения процессора ЭВМ и испытуемо—

ro процессора, логические элементы

2И-HF. 35 и 36, 2И 37-39, 2-2И-ИЛИ-HF.

40, инвертор 4 1.

По шине 13 установки в блок. 15 поступает содержимое разрядов 42.и

43 регистра режима 9, определяющих программную установку режимов блокировки и отключения процессора соответственно, а по шине 30 управления захватом — сигналы "Ком.ЗП.ВУ" 44, "ВК PP" (выбор регистра 9 режима)45, формируемые процессором ЭВМ на шине

7 управления, и сигнал "ВК(х)" 46. (выбор триггера 34 запроса отключения испытуемого процессора), формируемый испытуемым процессором и поступающий из коммутатора 4 на шину 7 управления.

40 ферную память 1 во время контроля модулей памяти) и "ГЧ+ 1" 74 (единичное приращение счетчика 2).

Блок вырабатывает сигналы управления буферной памятью 1: "Прием БП" 75, "ЗП.ЧТ.БП" 76 (строб выбора памяти) и "Выдача БП" 77, — поступающие на шину 24.

Работу устройства рассмотрим на примере его выполнения на базе микропроцессорного комплекта К580.

В устройстве реализуется: самотестирование модулей, содержащих микропроцессор путем подключения испытуе- . мого модуля к системным шинам данных адреса и управления (т.е. испытуемый микропроцессор получает возможность доступа к памяти устройства для выполнения программ самопроверки); протоколирование функционирования испытуемых модулей путем автоматической последовательной записи. информации, циркулирующей во время тестирования по шине данных, в буферную память в одном из режимов записи только команд, только данных, команд и данных, данных из испытуемой памяти; тестирование и обработка результатов тестирования разделены во времени, что позволяет проводить проверку на рабочей частоте (при одинаковой рабочей частоте всего устройства и испытуемых модулей) и разрабатывать гибкие алгоритмы диагностирования на основе обработки протоколов функционирования.

Испытуемый модуль микро-ЭВМ подключается к входным контактам коммутатора 4. После включения питания устройства процессор ЭВМ автоматически осуществляет сброс всего устройства по шине 29, и блок 15 вырабатывает сигнал блокировки шины 19 коммутатора 4 (фиг. 2), обеспечивающий отключение испытуемого модуля от системных шин данчых 5, адреса 6 и управления 7. Процессор ЭВМ опрашивает пульт управления (не.показан), на котором оператор набирает код проверяемого модуля.

В зависимости от полученной информации возможны следующие режимы работы процессора ЭВМ.

При контроле модулей, содержащих микропроцессор, происходит переход в состояние захвата шин (т.е. в третье состояние, эквивалентное отключению от системных шин 5, 6 и 7) сброс блокировки 19 коммутатора 4 и

115á078 инициирование запуска тест-программ испытуемого микропроцессора. При контроле модулей памяти осуществля†. ется переход в состояние захвата шин, сброс блокировки шины 19 и иницииро- 5 вание запуска адаптера 3 памяти, формирующего контролирующий тест памяти, а при контроле интерфейсных модулей— сброс блокировки шины 19 и генерирование контролирующих тестов. 10

Общее управление режимами устройства обеспечивает регистр 9 режима, загружаемый программно по шине данных

5.

Первая группа 12 разрядов регист- tS ра 9 режима кодирует режимы 1 естирования и обработки протоколов (диагностика) и тип информации, записываемой в буферную память 1 (т.е. содержимое протокола), вторая группа 13 20 разрядов предназначена д. я программной самоустановки процессора ЭВИ в режим захвата шин и сброса блокировки шины 19 коммутатора 4.

Процесс контроля и диагностики И требует многократного. автоматического. переключения процессора ЭВИ из активного состоянии в пассивное (захват шин). И наоборот, с целью формирования и обработки протоколов в соответ-, щ ствни с алгоритмами контроля н диагноза s состав устройства входит блок

15 задания режима контроля (фиг. 2), основными режимами работы последнего установка начальной блоки 3 ровки шины 19 при включении питания устройства или системном сбросе; уход на режим самоконтроля испытуемого модуля с микропроцессором; вы-. ход из режима самоконтроля но сигна- „ лу "ВК хР 4б (хппроо попмтупмого микропроцессора на самоотключенне путем перехода в состояние захвата шин); выход из режима самоконтроля по сигналу 21 переполнения счетчика

2 (переполнение буферной памяти 1); программный сброс блокировки шины 19.

В первбм режиме сигнал "Сброс" 29 устанавливает инверсный выход триггера Çt блокировки в единичное состояние, т.е. формнруется сигнал "Блокировка"t9 и режим захвата шин испытуемого микропроцессора (единичный сигнал „"Захват (х)" 18 формируется на элементе 2И 39 и триггере 34), одновременно через элементы 41 и 40 устанавливая логический "О" на выходе триггера 33, фиксирующего отсутствие захвата шин процессора ЭВМ.

Таким образом, по сигналу "Сброс" осуществляется блокировка коммутатора 4, захват шин испытуемого микропроцессора и разрешение работы процессора ЭВМ.

Во втором режиме процессор ЭВМ по сигналу "Ком.ЗП.BY" 44 (запись во внешнее устройство) загружает в регистр 14 режима управляющее слово, содержащее единицу в разряде, соответствующем запросу на захват шин процессора ЭВМ, и по заднему фронту синхроимпульса, вырабатываемого элементами 2И 37, по сигналам "Ком.ЗП.ВУ"

44 и "ВК PP" 45 эта единица, поступающая в блок 15 по шине 13 (сигнал запроса 43), загружается в триггер

33 и на его выходе вырабатывается единичный сигнал "Захват" 17, поступающий в процессор ЭВМ. При переходе к выполнению следующей команды процессор ЭВМ анализирует сигнал "Захват" 17 и вырабатывает сигнал "Подтверждение захвата" 15, идентифицирующий его переход в отключенное состояние. Сигнал ".Подтверждение захвата"

15 стробируется на элементе 2И-НЕ 35 тактсвйм синхроимпульсом 2О, перебрасывающим триггер 31 блокировки в инверсное состояние, т.е. осуществляется сброс блокировки (установка сигнала "Блокировка" 19 в единичное состояние ) и одновременно сброс захвата шин испытуемого микропроцессора путем записи в триггер ЗЗ "нуля" по фронту сигнала "Блокировка" 19. Таким.образом, во втором режиме последовательно вырабатываются сигналы: "Захват" !

7 (" единица" ), "Подтверждение захвата" 15 ("единица"), "Блокировка" 19 ("единица"), "Захват (х)" 18 ("ноль") обеспечивакнцие переход к самоконтролю.

Третий и четвертый режим используются для нормального и аварийного выхода из режима самоконтроля. В -случае исправной работы испытуемого процессора (третий. режим) им выполняется программа самопроверки, причем последней командой программы является команда загрузки триггера запроса

I захвата шин 33. По этой команде формируется нулевой сигнал "BK(x)" 46, поступающий по шине 30, который и устанавливает триггер 33 в единичное состояние, т.е. вырабатывается еди7 t 156 ничный сигнал "Захват (х)" 18. Сигнал "Захват (х) " 18 через коммутатор

4 поступает на испытуемый процессор, который вырабатывает единичный потенциал "Подтверждение захвата (х)" 16, идентифицирующий отключение испытуемого процессора, по положительному фронту которого перебрасывается в единицу триггер 32, а в следующем такте по заднему фронту сигнала 20 — tg триггер 31 блокировки (установка сигнала "Блокировка" 19 в "ноль") и триггер 33 -(установка сигнала "Захват"

17 в "ноль"}.

В случае наличия неисправностей ь 15 испытуемом процессоре (четвертый режим) он будет выполнять вместо программы самопроверки случайный набор функций, представляющих собой искаженную интерпретацию программы само- 2О проверки. В состоянии счета неисправный процессор может находиться неограниченное время до момента случайного выполнения команды останова.

Одновременно в буферной памяти 1 фор-у мируется протокол выполняемых испытуемым процессором операций. Полное заполнение буферной памяти 1 идентифицируется импульсом "Переполнение" 21, вырабатываемым счетчиком 2. Этот импульс отрицательной полярности через элемент 2И 38 поступает на синхровход триггера 32 и перебрасывает его в "единицу". Дальнеишая установка сигналов "Блокировка" 19 и "Захват"

t7 осуществляется аналогично третьему режиму.

В пятом режиме процессор ЭВМ по сигналу "Ком.ЗП.ВУ" 44 загружает в регистр 9 режима управляющее слово, 40 содержащее "ноль" в разряде, соответствующем сбросу блокировки, и по заднему фронту указанного сигнала этот "ноль", поступающий в блок 15 но шине t3 (сигнал 42 сброса блокировки), устанавливает инверсный выход триггера 31 блокировки в "единицу", т.е. осуществляет выработку единичного сигнала "Блокировка" 19.

Основным назначением блока 11 управления памятью (фиг. 3) является выработка сигналов управления буферной памятью 1 в зависимости от режима контроля, задаваемого первой груп-Ю пой разрядов 66, 67 и 68 регистра 9 режима по шине 12. Для организации гибкого процесса контроля и диагности078 8 рования блок 11 управления памятью реализует: запись только команд (используется для контроля правильности выполнения программ самоконтроля используемого процессора); запись только данных (используется для контроля правильности выполнения команд испытуемым процессором); последовательную запись команд и данных (используется при пошаговом контроле выполнения программы, а также в специальных режимах диагностики); запись данных при тестировании памяти (используется при проверке плат памяти); чтение содержимого буферной памяти (используется при обработке протоколов проверки испытуемых модулей).

В первых четырех режимах единичный потенциал "ВК БП" 68, поступающий по шине 22 на вход инвертора 58 удерживает в единице сигнал Прием БП

75, настраивающий входные драйверы буферной памяти 1 на прием информа.ции, а сигнал "ЗП.ЧТ.БП" 76 повторяет сигнал "Выдача БП" 77.

В первом режиме — комбинация 111 (66, 67,68) - нулевой потенциал на выходе АЗ-дешифратора 47 устанавливает выход элемента 56 в "единицу". одновременно единичные потенциалы остальных выводов дешифратора 47 устанавливают выходы элементов 55, 58 и 59 в "единицу". В первом цикле выполнения любой команды процессор

ЭВМ вырабатывает сигнал "Прием" на шине 22.

Во втором режиме †.комбинация

001 — вырабатывается нулевой потенциал на выходе В1 дешифратора 47. Запись в буферную память 1 осуществляется либо в момент поступления из роцессора ЭВМ сигнала "Прием" 70, если сигнал "Выборка" 71 равен нулю, ибо сигнала "Выдача" 72.

В третьем режиме — комбинация

010 — вырабатывается нулевой потенциал на выходе В2 дешнфратора 47.

Запись в буферную память 1 осуществляется в момент поступления из процессора ЭВМ сигналов "Прием" 70 и

"Выдача" 72 аналогично первому и второму режимам.

В четвертом режиме — комбинация

011 — вырабатывается нулевой потенциал на выходе ВЗ дешифратора 47. Зались в буферную память 1 осуществляется в момент поступления из адапте9 1 ра 3 памяти единичного сигнала "Выдача ФТ" 73 по шине 23.

В пятом режиме — комбинация 100— ни один из задействованных выходов дешифратора 47 не выбирается, а сигнал "Выдача БП" 77 устанавливается в "единицу". По команде "Чтение внешнего устройства" процессор ЭВМ вырабатывает нулевые сигналы "Прием" 70 и "ВК БП" 69, поступающие через инверторы.48 и 49 на элемент

2И-HE 60, на выходе которого формируются нулевые сигналы "Прием БП" 75 и через элемент 2И 62 "ЗП.ЧТ.БП" 76, идентифицирующие чтение из буферной памяти 1.

Для предотвращения искажения протокола функционирования испытуемого модуля при аварийном выходе из тестирования и для организации самоконтроля всего устройства используется сигнал "запрет" 14, вырабатываемый блоком 15. Нулевой сигнал

"запрет" 14, поступая на вход элемента 2И-HE 6 1, устанавливает сиг—

1>6078 10 нал "Выдача БЛ" 77 в "единицу", темсамым блокируя запись в буферную память 1.

Блок 11 управления памятью осуществляет также выработку нулевого. сигнала 28 единичного приращения счетчика 2 на элементе 64 в мультиплексном режиме: либо по сигналу

"ЗП.ЧТ.БП" 76, либо по сигналу "Вы1О дача ФТ" 74. Таким образом, по каждому заднему (положительному) фронту сигнала единичного приращения 28 (т.е. в момент окончания очередной записи в буферную память 1) содержимое счетчика 2 увеличивается на единицу.

Для органиэации контроля модулей памяти на рабочей частоте устройства используется адаптер 3 памяти и счетчик 2. Адаптер памяти 3 обеспечивает формирование сигналов управления испытуемой памятью по алгоритму теста "Марш". При этом содержимое счетчика 2 выдается на испытуемую память через коммутатор 4.

1156078

1156078

Составитель O.Исаев

Редактор М.Келемеш Техред Т.Дубинчак

Корректор А.Обручар

Филиал ППП "Патент", r.ужгород, ул .Проектная,4

Заказ 3147/46 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д.4/5