Устройство для сопряжения периферийных устройств с процессором и оперативной памятью

Устройство для сопряжения периферийных устройств с процессором и оперативной памятью

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПЕРИФЕРИЙНЫХ УСТРОЙСТВ С ПРОЦЕССОРС И ОПЕРАТИВНОЙ ПАМЯТЬЮ, содержащее блок связи с центральньм процессором, блок связи с оперативной памятью, блок управления, блок фиксации состояния, группу блоков управления периферийньми, устройстеами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральньв 1 процессором соединена с первой группой управляющих входов-выходов блока управления , вторай группа управляющих входов-выходов которого соединена с группой управляющих входов-выходов блока связи с оперативной шмятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока фиксации состояния канала, первая группа управлягацих входов-выходов которого соединена с второй группой управляющих входов-выходов блока связи с центральньм процессором, третья группа управляющих входов-выходов блока управления соединена с второЛ группой управлякхщх входоввыходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными Устройствами группы, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов-выходов которого соединена с группой одноименных входов-выходов блока памяти, о тличающееся тем, что, с целью увеличения быстродействия, (Л , в него введены блок позиционной памяти, регистр адреса позиционной памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, третья и четвертая группы элементов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешифг СП ратор, постоянный запоминаюп ий блок, 3d шинный коммутатор,.триггер требоваО ния прерывания, причем, выход триггеро ра требования прерьтаания связан с входом требования прерьшания блока связи с центральным процессоре,а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управления, первый выход которого связан с первы-I ми входами элементов И первой груп .пы, вторые входы которых соединены с Соответствующими входами элементов НЕ группы и с группой информационных выходов второго выходного г регистра, группа информационных вхо

СОЮЗ С(:6ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (! 1) а(м} G 06 F 13/14

ГОСУДАРСТМННЫЙ НОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3590873/24-24 (22) 11.05.83 (46) 15.05.85. Бюл. У 18 (72) Е.Ф. Дещиц (53) 681.325:(088.8) (56) 1. Катцан Г. Вычислительные машины системы 370. И., "Ийр", 19?4, 2, Авторское свидетельство СССР

Р 789988, кл. С 06 F 3/04, G 06 F 13/06, 1980 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПЕРИФЕРИЙНЫХ УСТРОЙСТВ С ПРОЦЕССОРОИ И ОПЕРАТИВНОЙ ПАИЯТЫО, содержащее блок связи с центральным процессором, блок связи с оперативной памятью, блок управления, блок фиксации состояния, группу блоков управления периферийными; устройствами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральным процессором соединена с первой группой управлеацих входов-.выходов блока управления, вторая группа управляющих

sxogos-выходов которого соединена с группой управляющих входов-выходов блока связи с оперативной памятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока фиксации состояния канала, первая группа уп. равляющих входов-выходов которого соединена с второй группой управляющих входов-выходов блока связи с центральным процессором, третья группа управляющих входов-выходов

:. блока управления соединена с второй группой управляющих входоввыходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными устройствами группы, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов"выходов которого соединена с группой одноименных входов-выходов блока памяти, о тл и ч а ю щ е е с я тем, что, с целью увеличения быстродействия,, в него введены блок позиционной памяти, регистр адреса позиционной . памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, .третья и четвертая группы злеменгов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешиф-. ратор, постоянный запоминающий блок, шинный коммутатор,,триггер требования прерывания, причем выход триггера требования прерывания связан с входом требования прерывания блока связи с центральным процессором,а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управлений, первый выход которого связан с первыми входами элементов И первой груп,пы, вторые входы которых соединены с .соответствующими входами элементов НЕ группы и с группой информа ционных выходов второго выходного

:-регистра, группа информационных вхо3156084 дов которого соединена с соответствую щими выходами элементов И третьей и четвертой групп, первые входы которых соединены с соответствующими выходами дешифратора, а вторые входы - с вторим и третьим выходами блока управления соответая;веяно, четвертый выход которого соединен с первыми входами элементов И второй группы, вторые входы которых соединены с соответствующими выходами элементов НЕ группы, выходи элементов И первой и второй групп соединены с первыми и вторыми входами элементов ИЛИ группы соответственно, выходы которых соединены с соответствующими входами блока приоритетов, фиксирующий выход которого соединен с входоМ блока управления, четвертая группа выходов которого соединена с адр сным входом регистра адреса позиционной памяти, группа информационных входов которого, а также группа информационных входов первого выходного регистра соединены с соответствующими выходами шифратора кода, группа входов которого соединена с кодовьии выходами блока приоритета, группа выходов регистра адреса позиционной памяти соединена с группой адресных входов блока позиционной памятн,информационные входы-выходы которого соединены с информационными выхода ми-входами второго выходного регистра, группа входов дешифратора соединена с группой выходов первого выходного регистра, вторая группа входов-выходов которого соединена с первой группой информационных

Выходов-входов шинного коммутатора, группа выходов которого соединена с адресным входом постоянного запоминающего блока, вход чтения кото рого соединен с пятой группой выходов блока управления, четвертая группа входов-выходов которого соединена с грунпой информационных и управляющих выходов-входов шинного коммутатора, вторая группа информационных входов-выходов которого соединена с группой информационных выходов-входов блока фиксации состояния канала, третья группа информационных входов-выходов шинного коммутатора соединена с группой информационных выходов-входов блоков управления периферийными устройствами, группа выходов постоянного запоминающего блока соединена с rpyfrпой адресных входов блока памяти, причем блок управления содержит генератор синхроимпульсов, синхронизатор, узел микропрограммного управления, узел памяти микропрограмм, управляющий регистр, двухвходовую. память, арифметико-логическое устройство, при этом первый выход генератора синхроимпульсов, первая

rpynna адресных входов-выходов двухвходовой памяти и первая группа выходов управляющего регистра образуют первую группу входов-выходов блока управления, второй выход генератора синхроимпульсов и первая группа информационных входов-выходов двухвходовой памяти образуют вторую группу входов-выходов блока „ управления, вторая группа выходов управляющего регистра, первая группа информационных входов-выходов арифметико-логического устройства и вход запроса узла микропрограммного управления образуют третью группу Входов-выходов блока управления, третий выход генератора синхроимпульсов, четвертая группа выходов управляющего регистра и первая группа информационных выходов арифметико-логического устройства образуют первую группу выходов блока управления, пятая группа выходов управляющего регистра образу-. ет вторую группу выходов блока управления, шестая группа выходов управляющего регистра образует третью группу выходов блока управ- . ления, третья группа выходов управляющего регистра и первая группа выходов узла памяти микропрограмм соединены с адресным входом арифметико-логического устройства и образуют четвертую группу выходов блока управления, седьмая группа выходов управляющего регистра образует пятую группу выходов блока управления, первый, второй, третий и четвертый выходы управляющего регистра являются соответственно первым вторым, третьим и четвертым выходами блока управления, вторые группы информационных входов-выходов двух. входовой памяти и арифметико-логического устройства, восьмая группа выходов управляющего регистра и группа управляющих входов узла микропрограммного управления образуют четвертую группу входов-выходов бло11 ка управления, вход опроса узла микропрограммного управления образует вход блока управления, при этом н блоке управления первый выход генератора синхроимпульсов соединен с входом синхронизатора, группа выходов которого соединена с соответствующими тактирующими входами управляющего регистра, узла памяти микропрограмм, узла микропрограммного управления и арифметико-логического устройства, вторая группа информационных выходов которого соединена с второй группой адресных входов двухвходовой камятй, группа входов реящиа работы которой соединена с

5б084 девятой группой выходов управляющего регистра, десятая группа выходов которого соединена с входом режима работы арифметико-логического устройства, группа управляющих выходов которого соединена с входом признака операции узла микропрограммного управления, группа информационныхвходов-выходов которого соединена с одноименными входами-выходами узла памяти микропрограмм, вторая группа выходов которого сеединена с информационным входом управляющего регистра, одиннадцатая группа выходов которого соединена со входом режима работы синхронизатора.

Изобретение относится к-вычисли- тельной технике и может быть использовано в вычислительных системах, Известно устройство для управления обменом между оперативной 5 памятью и периферийными устройствами, содержащее блок управления каналами, блок связи с оперативной памятью, блок микропрограммного управления, управляющую память микрограмм, каналы, в состав которых входит буфер прерывания, блок управления канала, входной и выходной регистры информации, память подканалов 1), 15

Недостатком этого устройства является наличие. достаточно большой по объему памяти кодканалов (по количеству периферийных устройств, число которых в канале может достн- 20 гать 256) .

Наиболее близким к предлагаемому является устройство, содержащее блок управления общего канала, общий канал, блок связи с оператив- 25 ной памятью, блок связи с центральньм процессором, каналы, периферийные устройства, блок динамического распределения подканалов, который содержит блок памяти с выходным 30 регистром блока памяти (2 3.

Недостатком данного устройства является нахождение подканала путем сканирования таблицы ключей, что требует достаточно большого вре.мени. При этом отсутствует конвейерная. обработка инструкций ввода-вывода, заключающаяся в том, что подготовка следующей инструкции ввода-вывода для данного периферийного устройства (или группы периферийных устройств, объединенных одним управляющим. устройством) производится во время выполнения текущей инструкции ввода-вывода для того же периферийного устройства кри условии, что вычислительная система работает в мультипрограммном режиме, а периферийное устройство закреплено для выполнения операций ввода-вывода одновременно для нескольких программ. Подготовка инструкции ввода-вывода состоит из следующих операций: выборка самой инструкции, выборка адресного слова канала и командного слова канала, их обработка, формирование управляющего слова канала, выборка информации из оперативной памяти. в режиме вывода на периферийное устройство, достаточной для того, чтобы начать вывод.

Инструкция, которая подготовлена описанным способом, выполняется по получении указателя "Устройство кончило". Окончание инструкции вво" да-вывода, которая осталась невыполненной - выдача запроса на лре56084 4

Поставленная цель достигается тем, что в устройство для сопряже" ния периферийных устройств с процессором и оперативной памятью, содержащем блок связи с центральным процессором,блок связи с оперативной памятью, блок управления, блок фиксации состояния канала„группу блоков уп. равления периферийными устройствами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральным процессором соединена с первой группой управляющих входов-выходов блока управ-. ления, вторая группа управляющих входов-выходов которого соединена с группой управляющих входов-выходов блока связи с оператинной памятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока

Фиксации состояния канала, первая группа управляющих входов-выходов которого соединена с.второй группой управляющих входов-выходов блока связи с центральным процессором, третья группа управляющих входов-выходов блока управления соединена с второй группой управляющих входов-выходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными

3 11 рывание в центральный процессор и пересылка в него слова состоя» ния канала, должно выполняться независимо от выполнения новой инструкции ввода-вывода.

Конвейерная обработка инструкций ввода-вывода позволяет эффективнее испольэовать периферийные устройства самого устройства и получить увеличение быстродействия вычислительной системы, работающей в мультипрограммном реяп|ме.

Конвейерная обработка инструкций ввода-вывода позволяет. увеличить быстродействие вычислительной системы при выполнении инструкций, ввода-вывода, в управляющих словах канала которой .содержатся флажки цепочек данных и цепочек команд, для любых периферийных устройств.

Цель изобретения — увеличение быстродействия за счет использования конвейерной обработки инструкций ввода-вывода.

f0

f5

35 устройствами группъt, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов-выходов которого соединена с группой одноименны входов-выходов блока памяти, в него введены блок позиционной памяти, регистр адреса позиционной памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, третья и четвертая группы элементов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешифратор, постоянный sanoминающий блок, шинный коммутатор, триггер требования прерывания, причем выход триггера требования прерывания связан с входом требования прерьйания блока связи с центральным процессором, а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управления, первый выход. которого связан с первыми входами эле- ментов И первой группы, вторые входы которых соединены с соответствующими входами элементов НЕ группы и с группой информационных выходов второго выходного регистра, группа информационных входов которого соединена с соответствующими выходами элементов И третьей и четвертой групп, первые входы ко" торых соединены с соответствующими выходами дешифратора, а вторые входы — с вторым и третьим выходами блока управления соответственно, четвертый выход которого соединен с первыми входами элементов И второй группы, вторые входы котоI рых соединены с соответствующими выходами элементов НЕ группы, выходы элементов И первой и второй групп соединены с первыми и вторыми входами элементов ИЛИ группы соответственно, выходы которых соединены с соответствующими входами блока приоритетов, фиксирующий выход которого соединен с входом блока управления, четвертая группа выходов которого соединена с адресным входом регистра адреса позиционной памяти, группа информационных входов которого, а также группа инФормационных входов первого дов блока управления, шестая группа выходов управляющего регистра образует третью группу выходов блока управления, третья группа выходов па выходов узла памяти.микропрограмм соединены с адресным входом арифметико-логического устройства и образуют четвертую группу выходов выходов управляющего регистра обра зует пятую группу выходов блока управления, первый, второй, третий . и четвертый выходы управляющего регистра являются соответственно первым, вторым, третьим и четвертым выходами блока управления, вторые группы информационных входов-выходов двухвходовой памяти и арифметико-логического устройства, восьмая группа выходов управляющего регистра и группа управляющих входов узла микропрограммного управления образуют четвертую группу входов-выходов блока управления, вход опроса узла микропрограммного управления образует вход блока управления, при этом в блоке управления первый выход генератора синхроимпульсов соединен с входом синхронизатора, группа выходов которого соединена с соответствующими тактирующими входами управляющего регистра, узла памяти микропрограмм, узла микропрограммного управления и арифметико-логи ческого устройства, вторая группа информационных выходов которого соединена с второй группой адресных входов двухвходовой памяти, группа входов режима работы которой соединена с девятой группой выходов управляющего регистра., десятая группа выходов которого соединена с входом режима работы арифметикологического устройства, группа yn"" равляющих выходов которого соединена с входом признака операции узла микропрограммного управления, группа инФормационных входов-выхо5 1156084

sbn îäíîã0 регистра соединены с со" ответствующими выходами шифратора кода, гр ппа входов которого соединена с кодовыми выходами блока приоритета, группа выходов регистра 5 адреса позиционной памяти соединена с группой адресных входов блока позиционной памяти, информационные входы-выходы которого соединены с информационными выходами-вхоДами 10 второго вьщодного регистра, группа входов дешифратора соединена с группой выходов первого выходного регистра, вторая группа входов-выходов которого соединена с первой группой информационных выходов-входов шинного коммутатора, группа выходов которого соединена с адресньм входом постоянного эапоминающего блока, вход чтения которого сое- 20 динен с пятой группой выходов блока управления, четвертая группа входов-выходов которого соединена с группой информационных и управляющих выходов-входов шинного коммутатора, 25 вторая группа информационных входов-выходов которого соединена с группой информационных выходов-входов блока фиксации состояния канала, третья группа информационных входов0 выходов шинного коммутатора соединена с группой информационных выходоввходов блоков управления периферийными устройствами группы, группа выходов постоянного запоминающего блока соединена с группой адресных входов блока памяти, причем блок управления содержит генератор синхроимпульсов, синхронизатор, узел микропрограммного управления,узел

40 памяти микропрограмм, управляющий регистр, двухвходовую память, арифметико-логическое устройство, при этом первый выход генератора синхроимпульсов, первая группа адрес45 ных входов-выходов двухвходовой памяти и первая группа выходов управляющего регистра образуют первую группу входов-выходов блока управления, второй выход генератора

Ж синхроимпульсов и первая группа информационных входов-выходов двухвходовой памяти образуют вторую группу -входов-выходов блока управления, вторал группа выходов управляющего регистра, первая группа информациоц»

Я . ных входов-выходов арифметико-логического устройства и вход запроса узла микропрограммного управления образуют третью группу входов-выходов блока управления, третий выход генератора синхроимпульсов,четвертая группа выходов управляющего регистра и первая группа информационных выходов арифметико-логического устройства образуют первую группу выходов блока управления, пятая группа выходов управляющего регистра образует вторую группу выхоуправляющего регистра и первая групблока управления, седьмая группа

Устройство для сопряжения пери-. ферийных устройств с процессором н оперативной памятью (фиг.1) содержит блок 1 связи с центральным процессором, блок 2 связи с оперативно11 памятью, блок 3 управления, блок 4 фиксации состояния, группу 5 блоков управления периферийными устройствами, периферийные устройства 6, блок 7 памяти, первый выходной регистр 8, триггер 9 требования прерываний, постоянный запоминающий блок 10, дешифратор 11, третью группу элементов И 12 для записи единицы, четвертую группу лементов И 13 для записи нуля, вто45

7 115608 дов которого сбединена с одноименными входами-выходами узла памяти микропрограмм, вторая группа выходов которого соединена с информационным входом управляющего ре- 5 гистра, одиннадцатая группа выходов которого соединена с входом режима работы синхронизатора.

На фиг.1 приведена блок-схема предлагаемого устройства, на фиг.2 — 10 схема блока связи с центральным процессором, на фиг.3 — схема блока связи с оперативной памятью; на фиг.4 - схема блока управления; на фиг.5 — схема блока фиксации 15 состояния; на фиг.6 » схема сблска управления периферийным устройством, на фиг.7 — схема шинного коммутатора; на фиг.8 - .схема блока приоритетов; на фиг.9 — схема шиф- 2о ра,тора; на фиг.. 10 -. схе. а коммутирующего элемента, на фиг.11 схема узла микропрограммного управления; на фнг. 12 и 13 — временная диаграмма работы блока связи с центральным процессором; на фиг. 14 — временная диаграмма блока связи с.оперативной памятью; на фиг. 15 — временная диаграмма блока управления; на фиг. 16 — временная диаграмма блока управления периферийными устройствами, на фиг. 17 — временная диаграмма блок-мультиплексного канала, на фиг. 18 — схема трехвходовой памя35 ти, на фиг, 19 — схема демультиплек-. ссра; на фиг. 20-29 — алгоритмы работы узла микропрограммного управления блока управления и узла микропрограймногс управления блоков уп,равления периферийными устройствами °

4 8 рой выходной регистр 14, группу элементов НЕ 15, позиционную память 16, регистр 17 адреса позиционной памяти, шинный коммутатор

18, вторую группу элементов И 19 для передачи инверсного кода, первую группу элементов И 20 для передачи прямого кода, группу элементов ИЛИ 21, блок 22 приоритетов, шифратор 23 кода.

На фиг.1 обозначены двусторонняя связь 24, соединяющая центральный процессор с блоком связи с центральным процессором и двусторонняя связь 25, соединяющая оперативную память с блоком связи с оперативной памятью.

Блок 1 связи с центральным процессором (фиг.2) содержит элемент И

26, триггер 27 запроса прерывания, элемент И 28, группу элементов И

29 и 30, элемент И 31 регистр 32, триггер 33, элемент И 34, триггер 35.

Блок 2 связи с оперативной памятью (фиг.3) содержит элементы И 36 и 37, элемент ИЛИ 38, двоичный счетчик 39, дешифратор 40, элемент ИЛИ 41, элементы И 42 и 43, элемент ИЛИ 44, элементы И 45, 46 и 47, элем нт ИЛИ 48, блок коммутирующих элементов 49, элемент И 50, блок элементов И 51, триггер со счетньи входом 52, регистр 53 признаков, реверсивный счетчик 54, элемент И 55 и 56, блок элементов И 57, элементы И 58 и 59, блок элементов И

60 и 61, блок элементов ИЛИ 62.

Блок 3 управления (фиг.4) содержит двухвходовую память 63, управляющий регистр 64, генератор 65 синхроимпульсов, синхронизатор 66, узел 67 памяти микропрограмм, узел

68 микропрограммного управления, арифметико-логическое устройство 69.

Блок 4 фиксации состояния (фиг.5) содержит демультиплексоры

70, 71, 72 и 73, элемент ИЛИ 74, регистры 75 и 76, блок 77 приоритетов,блок элементов И 78,элемент KtH

79, блок элементов И 80, блок 81 приоритетов, элемент И 82, регистр

83, блок элементов И 84, шифратор

85, регистры 86 и 87, мультиплексор

88, шифратор 89, демультиплексоры

90, 91 и 92, мультиплексор 93, блок

94 памяти подканалов.

Блок управления периферийным устройством (фиг.6) содержит трехвхо9 ll560S4 10 довую память 95, регистр 96 управления канала, регистр 97 управления абонента, регистр 98 информации, постоянное запоминающее устройство

99 микропрограмм, узел 100 микропрограммного управления канала, арифметико-логическое устройство 101 канала, синхронизатор 102 канала, управляющий регистр 103 канала.

Шинный коммутатор 18 (фиг.7) содержит пять блоков коммутирующих элементов 104-108. Каядый элемент может коммутировать информацию по

16 двунаправленным шинам.

Блок 22 приоритетов (фиг.8) 15 содержит элементы И-НЕ с прямыми и инверсными входами 109-116, элементы ИЛИ-НЕ 117 и 118, элементы И-НЕ с прямым и инверсными входами 119-125, элементы ИЛИ-НЕ 126 и 127.

Шифратор 23 кода (фиг.9) содержит четыре восьмивходовых элемента ИЛИ 128-131.

Коммутирующий элемент 49, tÎ4-108 (фиг.10) содержит два эле мента И 132 и 133 и элемент НЕ 134.

Узел 68 микропрограммного управления (фиг.11) содержит регистр

135 команд, дешифратор 136, элемент И 137, счетчик 138 текущего адреса, узел элементов И 139, регистр 140 следующего адреса, элементы И 141 и 142, первый мультиплексор 143, узел элементов И 144, второй мультиплексор 145, узел элементов И 146, третий мультиплексор

147, элемент И 148, регистр 149 состояний, узел элементов И 150, демультиплексор 151, блок элементов И 152 и 153. ного процессора на первый вход-выход двухвходовой ламяти 63 блока 3 управления, а узел элементов И 30— адрес. Элемент И 31 вырабатывает сигнал Конец операции", который поступает в центральный процессор и на блок 4 фиксации состояния.

Регистр 32 и элемент И 34 служат для выдачи центральному процессору

10 признака результата. Элемент И 26, 55

Устройство для сопряжения периферийных устройств с процессором и оперативной памятью (фиг.1) предназначено для организации обмена информацией между оперативной памятью и периферийными устройствами под управлением центрального процессора.

Блок 1 связи с. центральным процессором (фиг.2) предназначен для органиэации обмена управляющей информацией между центральным процессором и блоком З.управления,. порядок которого определяет блок 4 фиксации состояния. Триггер 35 формирует запрос на обслуживание в блок 4, увел элементов И 29 пропускает информацию с централь20

50 триггер 27 запроса прерывания, элемент И 28, триггер 33 служат для установления и обмена управляющей информацией с центральным процессором в режиме прерывания и при передаче слова состояния канала.

Блок 16 связи с оперативной памятью (фиг.3) предназначен для обмена данными между оперативной памятью и блоком 3 управления.

Приоритет обслуживания обмена задает блок 4. Элементы И 36 и 37, ИЛИ 38, двоичный счетчик 39 на два разряда, дешифратор 40. элементы ИЛИ 41, И 42 и 43,ИЛИ 44,. И 45, 46 и 50 составляют схему управле" ния блока 2 связи с оперативной памятью. Триггер со счетным входом

52, регистр 53 признаков,реверсивный счетчик 54 служат для запоминания управляющей информации. Триггер со счетным входом запоминает количество восьмибайтных слов (два или одно), которыми производится обмен. Регистр признаков запоминает признаки: передача или прием и порядок обмена — прямой или обратный. Реверсивный счетчик 54 запоминает адрес двухвходовой памяти 63, по которому будет производиться обмен данными с оперативной памятью.

Элементы И 55 и 56, блок элементов И 57, элементы И 58 и 59, узел элементов И 60 служат для управления триггером со счетным входом 52, регистром 53 признаков, реверсивного счетчика 54. Блок элементов И 61, блок элементов И 51, блок элементов ИЛИ 62 служат для формирования адреса двухвходовой памяти 63.

Блок коммутирующих элементов 49 коммутирует адрес оперативной памяти на двухстороннюю связь 25 по значению "10" дешифратора 40. По значению " 11" дешифратора 40 и в зависимости оТ признака передачи или приема, поступающего с регистра

И 56084 12 приема, количество машинных слов, . обмен прямой или обратный, а также адрес возврата к прерванной микрох программе.

1t

53 признаков, блок коммутирующих элементов 49 принймает или передает данные с двухсторонней связи

25. Управление блоком коммутирующи элементов 49 производят элементы И 47 и ИЛИ 48.

Устанавливается в едйницу определенный разряд регистра 75, котоКоммутирующий элемент (фиг.10) состоит из двух элементов И 132 и 133 и элемента HE 134. Первый вход элемента И 132 соединен по схеме монтажного ИЛИ с выходом элемента И 133, а первый вход элемен- . та И t33 соединен по схеме монтажного ИЛИ с выходом элемента И 132.

Через вторые входы элементовэИ 132 и 133 подается направление коммутации шины, одно, прямое, — на вход элемента И 132, другое - с элемента НЕ 134 на вход элемента И t33.

Третьи входы элементов И 132 н 133 служат для подачи разрешающего потенциала.

Блок 3 управления (фиг.4) осуществляет обработку инструкций вводавывода, поступающих с центрального процессора через блок 1 связи с центральным процессором, .формирует команды блокам 5 управления периферийными устройствами, выполняет команды, поступающие .с блоков 5, формирует управляющее слово канала, признак результата, пересылаемый в центральный процессор, осуществляет управление передачей данных в блок 5 из оперативной памяти через блок 2 связи с оперативной памятью и из блока 5 через блок 2 связи с оперативной памятью, вырабатывает требование на прерывание центрального процессора, формирует и пересыпает слово состояния канала через блок 2 связи с оперативной памятью, формирует адреса ячеек оперативной памяти адресного слова канала, слоsa состояния канала. Осуществляет выполнение контрольных и диагностических микропрограмм. При обращении к оперативной памяти через блок 2 связи с оперативндй памятью происходит прерывание выполняемой микропрограммы блоком 3 управления .

Происходит формирование управляющего слова обмена с оперативной памятью.

Слово обмена состоит из адреса двухвходовой памяти 63» в которой записаны адрес оперативной памяти, адрес двухвхоцовой памяти 63 для пересылки информации, признаки передачи или

55 рый выставляет требование на обслуживание .к блоку 2 связи с оперативной памятью. Блок 3 управления приступает к выполнению следующего требования на обслуживание, приоритет которого задается блоком 4.

Двухвходовая память 63 служит для хранения управляющей и обменной информации.

На фиг.4 изображена двухвходовая память 63, состоящая из 8 БИС К

1800 РП6, одна половина которой управляется блоком 3 управления, адругая — блоком связи с оперативной памятью или блоком связи с центральным процессором.

Б двухвходовой памяти 63 содержится две буферные памяти по 8 байт для хранения данных и две буферные памяти по 8 байт для хранения управляющей информации на каждый канал, а также управляющие слова обмена с оперативной памятью по количеству каналов, одно управляющее слово обмена с оперативной памятью для обработки инструкции ввода-вывода,. буферная память для слова состояния канала на 16 байт, а также буферная память для приема инструкции ввода-вывода на 8 байт. Двухвходовая память 63 через двустороннюю, связь подсоединена к блоку коммутирующих элементов 49 блока 2 связи с оперативной памятью и соединена с выходом . узла элементов И 29 блока 1 связи с центральным процессором. Адрес для данного входа двухвходовой памяти поступает с узла элементов И 30 блока 1 связи с центральным процессором и с узла схем

ИЛИ 62 блока 2 связи с оперативной памятью. Другой вход-выход двухвходовой памяти 63 связан с шинным коммутатором 18 и арифметико-логическим устройством 69. Адрес для данного входа задает арифметикологическое устройство 69. Двухвходовая память играет роль регистрового файла для блока 3 управления.

Управляющий регистр 64 задает режимы работы второму входу-выходу двухвходовой памяти 63, синхронн-

156(.184

10

13 1 затору 66, арифметико-логическому устройству 69, шинному коммутатору

18, четвертой группе элементов И 13 для записи нуля, третьей группе элементов И 12 для записи единицы, первой группе элементов И 20 для передачи прямого кода, второй группе элементов И 19 для передачи инверсного кода, регистру 17 адреса позиционной памяти, первому выходному регистру 8, блоку 4, постоян- ному запоминающему блоку 10, блоку

1 связи, с центральным процессором, группе блоков 5 управления периферийными устройствами, а также триггеру 9 требования прерывания.

Управляющий регистр 64 служит для хранения кодов микрокоманды на время ее выполнения. Назначение разрядов микрокоманды: 0-3 — код микрокоманды; 4-12 — адрес следующей микрокоманды; 13-20 — поле постоянных признаков; 21-27 — поле управления узлом 68 микропрограммного управления; 28-32 — поле управления двухвходовой памятью 63, 33-36 — поле управления синхронизатором 66; 37-54 — поле управления арифметико-логическим устройством 69, 55-60 - поле управления шинньм коммутатором 18; 61-62 — поле управления триггером 9; 6365 — поле управления элементами И 12, 13, 19 и 20; 66-69 — поле управления первьм выходньм регистром 8;

70-73 — поле управления блоком 4;

74-76 — поле управления блоком связи с центральным процессором;

77-78 — поле управления постоянным. запоминающим блоком 10; 79-83 — поле управления блоками 5; 84 — поле управления узлам 67 памяти микропрограмм; 85-87 — поле управления регистром 17 адреса позиционной памяти.

В управляющем регистре 64 хранятся разряды микрокоманды с 28 по 87.

Генератор 65 синхроимпульсов задает тактовую частоту. Синхронную работу блока 3 управления обеспечивает синхронизатор 66, который выполнен на одной микросхеме К

1800ВБ2 — схеме синхронизации. В узле 67 памяти микропрограмм содержится управляющая информация блока 3 управления, Память микропрограмм соединена двусторонней связью с узлом 68 микропрограммного

40 управления ° Слово, поступающее с узла 67 памяти микропрограмм, разделено на поля: поле команд, поле следующего адреса, поле состояний °

Поле команд и следующего адреса поступает на узел 68 микропрограммного управления. Поле состояний поступает на управляющий регистр

64 и узел 68 микропрограммного управления, который и вырабатывает адрес следующего слова памяти микропрограмм.

Арифметико-логическое устройство 69 служит для переработки и хранения управляющей и адресной информации и выполнено на 6 БИС К 1800

ВТЗ вЂ” схеме управления оперативной памятью. Арифметико-логическое устройство 69 хранит и задает адреса для второго входа-выхода двухвходовой памяти 63, для второго и третьего входа-выхода трехвходовой памяти 95 каналов, принимает и выдает информацию в блок 4, связано с двунаправленной шиной информации второго входа-выхода двухвходовой памяти 63, может принимать всевозможные признаки с узла 67 памяти микропрограмм.

Трехвходовая память (фиг.18) содержит двухвходовую память 159, одна половина которой работает самостоятельно, а другая имеет возможность через блок коммутирующих элементов 155 и два блока элементов И 156 и 157 и блока элементов ИЛИ 158 осуществлять коммутацию другой половины данных, адресов и сигналов управления двухвходовой памяти 159. Элемент HF. 154 служит для выборки одного из двух направлений второй половины двухвходовой памяти 159. Коммутирующий элемент изображен на Фиг.10.

Блок 4 фиксации состояния (фиг.5) служит для установления очередности обработки запросов на обслуживание к блоку 3 управления и к блоку 2 связи с оперативной памятью. Блок 4 распределяет ответные сигналы о выполнении заданных запросов, следит эа состоянием каналов, управляет регистром индикации.

Демультиплексоры 70 и 71, элемент ИЛИ 74, регистр 75, узел 77 приоритетов, элемент ИЛИ 79, узел