Устройство для распознавания контуров изображений

Устройство для распознавания контуров изображений

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ КОНТУРОВ ИЗОБРАЖЕНИЙ, содержащее формирователь порога и последовательно соединенные датчик видеосигнала , блок дифференцирования, первьй пороговый элемент и блок регистрации, причем первый и второй входы формирователя порога подключены соответственно к первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока дифференцирования и третьему входу формирователя порога, отличающееся тем, что, с целью повьшения достоверности распознавания контуров изображений в условиях низкого контраста и пространственных помех, в . устройство заведены первый вычитатель , первый вход которого подключен к выходу формирователя порога, первый блок памяти, последовательно соединенные второй блок памяти и арифметико-логический блок, второй и третий входы которого подключены соответственно к первому выходу первого блока памяти и второму выходу второго блока памяти, третий и четвертый выходы которого подключены к первым входам соответственно блока регистрации и первого блока памяти, и последовательно соединенные первьш: элемент И, первьм счетчик, второй счетчик, второй элемент И и третий счетчик, выход которого подключен ко второму входу первого вычитателя, выход которого подключен ко второму входу первого порогового элемента, выход которого подключен к первому входу второго элемента И, четвертым входам первого блока памяти и второго блока памяти и ко второму входу первого счет (Л чика, третий вход которого соединен со вторыми входами второго счетчика, второго элемента И, первого блока памяти, с первым входом второго блока памяти и подключен ко второму выходу датчика видеосигнала, пятьм вход и второй выход первого блока памяти 01 подключены соответственно ко второму 05 выходу формирователя порога и к третьему входу второго счетчика, выход которого подключен ко второму 00 входу второго блока памяти, третий вход которого соединен с третьим входом первого блока памяти, четвертым входом арифметико-логического блока, вторыми входами блока регистрации и первого элемента И и подключен к третьему выходу датчика видеосигнала а первьй и второй выходы арифметикологического блока подключены соответственно к третьему и четвертому входам блока регистрации, пятый вход которого соединен с пятым входом

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4(5ЦG06К 900

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3678808/24-24 (22) 27. 12. 83 (46) 15.05. 85. Бюл. И- 18 (72) В.В. Гладков, A.Ê. Грачев, Б.О.Кашин, Н.П.Лытов и Б.А.Павлов (71) Ленинградский институт авиацион. ного приборостроения

{53) 681. 327. 12 (088. 8) (56) 1. Авторское свидетельство СССР

И 754453, кл. G 06 К 9/00, 1980.

2. Авторское свидетельство СССР

Р 760133, кл. G 06 К 9/00, 1980 (прототип). (54){57) 1. УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ КОНТУРОВ ИЗОБРАЖЕНИЙ, содержащее формирователь порога и последовательно соединенные датчик видеосигнала, блок дифференцирования, первый пороговый элемент и блок регистрации, причем первый и второй входы формирователя порога подключены соответственно к первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока дифференцирования и третьему входу формирователя порога, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности распознавания контуров изображений в условиях низкого контраста и пространственных помех, в устройство введены первый вычитатель, первый вход которого подключен к выходу формирователя порога, первый блок памяти, последовательно соединенные второй блок памяти и арифметико-логический блок, второй и третий входы которого подключены соответственно к первому выходу

„,SUÄÄ 1156103 А первого блока памяти и второму выходу второго блока памяти, третий и четвертый выходы которого подключень| к первым входам соответственно блока регистрации и первого блока памяти, и последовательно соединенные первый элемент И, первый счетчик, второй счетчик, второй элемент И и третий счетчик, выход которого подключен ко второму входу первого вычитателя, выход которого подключен ко второму входу первого порого. вого элемента, выход которого подключен к первому входу второго элемента И, четвертым входам первого блока памяти и второго блока памяти и ко второму входу первого счетчика, третий вход которого соединен со вторыми входами второго счетчика, второго элемента И, первого блока памяти, с первым входом второго блока памяти и подключен ко второму выходу датчика видеосигнала, пятый вход

Фее и второй выход первого блока памяти подключены соответственно ко второму Ю выходу формирователя порога и к Ж третьему входу второго счетчика, выход которого подключен ко второму входу второго блока памяти, третий фф вход которого соединен с третьим входом первого блока памяти, четвертым входом арифметико-логического блока, вторыми входами блока регистрации и первого элемента И и подключен к ВЬ третьему выходу датчика видеосигнала. а первый и второй выходы арифметикологического блока подключены соответ. ственно к третьему и четвертому входам блока регистрации, пятый вход которого соединен с пятым входом

1156103 арифметико-логического блока, вторым входом третьего счетчика, четвертым входом формирователя порога и являет. ся первым аходом устройства, вторым входом которого является шестой вход арифметико-логического блока.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что арифметико-логический блок содержит последовательно соединенные второй вычитатель, делитель и второй пороговый э элемент, второй вход и выход которого

Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматизации, процесса распознавания изображения размерных объектов по признаку наличия заданного числа связных элементов контура изображения объекта.

Известно устройство для распознавания контуров изображений, содержащее блок принятия решений, последо- IP вательно соединенные блок динамической расфокусировки, блок поэлементного считывания информации и К идентичных каналов, где К определяется числом анализируемых совместно пар 15 смежных элеме нтов иэображения, причем каждый из каналов состоит из последовательно соединенных элемента сравнения и блока формирования импульса, а каждый из К первых и вторых выхо- 20 дов блока поэлементного считывания информации соединен, соответственно для каждого из К каналов, с первым и вторым выходами элемента сравнения а выходы блоков формирования импуль- 25 сов каждого из К каналов соедчнены соответственно с К входами блока при нятия решений (Ц .

Недостатком этого устройства является то, что оно работает при gp одной заранее заданной величине порогового эталонного сигнала. В результате около 7S элементов ложных контуров остаются неопознанными, что приводит к низкой достоверности распознавания объекта. являются соответственно шестым входом и первым выходом арифметико-логического блока, вторым выходом которого является второй выход делителя, второй, третий и четвертый входы которого являются соответственно третьим, четвертым и пятым входами арифметнкологического блока, вторым входом которого является первый вход второго вычитателя, второй вход которого соединен с пятым входом делителя и является первым входом арифметико-логического блока.

Наиболее близким к предлагаемому по технической сущности является устройство для распознавания контуров изображений, содержащее формирователь порога и последовательно соединенные датчик видеосигнала, блок дифференцирования, пороговый элемент и блок регистрации, причем выход формирователя порога подключен ко второму входу порогового элемента, а первый и второй входы формирователя порога подключены соответственно к первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока диф ференцирования .и третьему входу формирователя порога (2) .

Данное устройство позволяет адаптивно изменять величину порогового сигнала, однако характеризуется низкой достоверностью распознавания контуров сложных изображений. Применение адаптивного порога позволяет повысить достоверность распознавания только для изображений объектов с прямолинейным контуром. При этом ука. занный положительный эффект достигается путем понижения порогового уровня при простых равномерных фонах и повышением этого уровня при сложных фонах.

Целью изобретения является повышение достоверности распознавания контуров изображений в условиях низб кого контраста н пространственных помех.

1156103 4

Поставленная цель достигается тем, что в устройство распознавания контуров изображений, содержащее формирователь порога и последовательно соединенные датчик видеосигнала, блок дифференцирования, первый пороговый элемент и блок регистрации, причем первый и второй входы формирователя порога подключены соответственно к .первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока дифференцирования и третьему входу фор-. мирователя порога, дополнительно введены первый вычитатель, первый вход 15 которого подключен к ныходу формирователя порога, первый блок памяти, последовательно соединенные второй блок памяти и арифметико-логический блок, второй и третий входы которого подключены соответственно к первому выходу первого блока памяти и второму выходу второго блока памяти, третий и четвертый выходы которого подключены к первым входам соответствен- но блока регистрации и первого блока памяти, и последовательно соединенны первый элемент И, первый счетчик, второй счетчик, второй элемент И и третий счетчик, выход которого под- 30 ключен ко второму входу первого вычитателя, выход которого подключен ко второму входу первого порогового элемента, выход которого подключен к

IIppHobQT входу Второго элемента И 3g четвертым входам первого блока памяти и второго блока памяти и ко второму входу первого счетчика, третий вход которого соединен со вторыми входами второго счетчика,> второго элемента И,40 первого блока памяти, с первым входом второго блока памяти и подключен ко второму выходу датчика видеосигна- . ла, пятый вход и второй выход первого блока памяти подключены соответствен-45 но ко второму выходу формирователя порога и к третьему входу второго счетчика, выход которого подключен ко второму входу второго блока памяти, третий вход которого соединен с g0 третьим входом первого блока памяти, четвертым входом арифметико-логического блока, вторыми входами блока регистрации и первого элемента И и подключен к третьему выходу датчика .зз видеосигнала, а первый и второй выходы арифметико-логического блока подключены соответственно к третьему и четвертому входам блока регистрации, пятый вход которого соединен с пятым входом арифметико-логического блока, вторым входом третьего счетчи. ка, четвертым входом формирователя порога и является первым входом устройства, вторым входом которого явля. ется шестой вход арифметико-логического блока.

Кроме того, арифметико-логический блок содержит последовательно соединенные второй вычитатель, делитель и второй пороговый элемент, второй вход и выход которого являются соответственно шестым входом и первым выходом арифметико-логического бло1 ка, вторым выходом которого является второй выход делителя, второй, третий и четвертый входы которого являются соответственно третьим, четвертым и пятым входами арифметикологического блока, вторым нходом которого является первый вход второго вычитателя, второй вход которого соединен с пятым входом делителя и янляется первым входом арифметикологического блока.

На фиг.1 изображена функциональная схема предлагаемого устройства; на фиг.2 — структурная схема датчика видеосигнала; на фиг.3 — структурная схема арифметико-логического блока; на фиг.4 — структурная схема делителя, на фиг.5 — структурная схема первого блока памяти, на фиг.6 — структурная схема счетчика адреса считывания; на фиг.7 †структурная схема блока регистрации на фиг.8 — структурная схема блока дифференцирования, на фиг.9 — структурная схема формирователя порога, на фиг.10 — структурная схема второго счетчика, на фиг.11 — структурная схема второго блока памяти, на фиг.12 — временные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг.1) датчик 1 видеосигнала, первый счетчик

2, арифметико-логический блок 3,первый блок 4 памяти, блок 5 регист» рации, блок 6 дифференцирования, формирователь 7 порога, второй счетчик 8, первый элемент И 9, второй блок 10 памяти, первый пороговый элемент 11, первый вычитатель 12, третий счетчик 13, второй элемент И 14, первый вход которого сое" динен с четвертыми входами первого

1156103

4 и второго 10 блоков памяти, со вторым входом первого счетчика 2 и подключен к выходу первого порогового элемента 11, первый и второй входы которого подключены к выходам 5 соответственно блока 6 дифференцирования и первого вычитателя 12, первый и второй входы которого подключены к выходам соответственно формирователя 7 порога и третьего счетчика 13, первый вход которого соединен с выходом первого элемента И 9, а второй вход соединен с чет вертым входом формирователя 7 порога, с пятыми входами арифметико15 логического блока 3 и блока 5 регистрации и является первым входом устройства. Вторым входом устройства является шестой вход арифметико-логического блока 3, первый, второй и третий входы которого подключены соответственно к первому выходу второго блока 10 памяти, к первому выходу первого блока 4 памяти и ко второму выходу второго блока 10 памяти, а

25 первый и второй выходы подключены соответственно к третьему и четверто му входам блока 5 регистрации, первый вход которого подключен к третье. му выходу второго .блока 10 памяти, З а второй вход соединен с четвертым входом арифметико-логического блока

3, со вторыми входами блока 6 дифференцирования и второго элемента И 14, с третьими входами первого 4 и вто- 35 рого 10 блоков памяти и формирователя 7 порога и подключен к третьему выходу датчика 1 видеосигнала, пер.вый выход которого подключен к первым входам блока 6 дифференцирования и формирователя 7 порога, а второй выход подключен ко вторым входам фор" мирователя 7 порога, второго счетчика 8, первого элемента И 9, первого блока 4 памяти, к первому входу

43 второго блока 10 памяти и к третьему входу первого счетчика 2, первый вход которого подключен к выходу второго элемента И 14, а выход подключен к первому входу второго счетчика 8, SO третий вход которого подключен ко второму выходу первого блока 4 памяти, первый и пятый входы которого подключены соответственно к четверто" му выходу второго блока 10 памяти и М второму выходу фррмирователя 7 порога. Первый вход первого элемента И 9 соединен со вторым входом второго блока 10 памяти и подключен к выходу второго счетчика 8, Датчик 1 видеосигнала (фиг.2) содержит телевизионную камеру 15, аналого-цифровой преобразователь (АЦП)

16 и генератор 17. Телевизионная камера 15 реализована, например, на передающей телевизионной трубке ЛИ-17 промышленной телевизионной установки ИОАН-4. Камера работает в режиме прогрессивной развертки с частотой кадров 25 Гц. Число строк 625. С первого выхода камеры 15 поступают строчные синхроимпульсы, запускающие генератор 17, реализованный по стандартной схеме на линии задержки, вход и выход которой подключены соот ветственно к выходу и первому входу элемента 2И-НЕ (155ЛАЗ), второй вход которого является входом генератора.

Разрешающим сигналом с первого выхода камеры является логическая едини-ца, с появлением которой на первый вход ЬЦП 16 поступают импульсы с частотой разложения элементов (12,5 мГц), необходимые для преобразования аналог-цифра, которое выполняется АЦП

16, реализованным на микросхеме

1107ПВ1. С выхода АЦП 16 получаем параллельный шестиразрядный код яркости каждого элемента разложения.

Третий выход камеры 15 является вы ходом внутреннего генератора кадровых синхроимпульсов. Первый счетчик

2 реализован по типовой схеме счетчика-делителя с перестраиваемым коэф фициентом деления на четырехразрядном двоичном счетчике-делителе

155ИЕ5, счетный вход С1 которого является первым входом первого счетчика 2, а выходы 1, 2, 4 и 8 подключены к переключателю типа 4П1НПМ, выход которого подключен к первому входу элемента ЗИ-НЕ (155ЛА4), второй и третий входы которого являются соответственно вторым и третьим выходами первого счетчика 2, а выход соединен со входами к -двоичного счетчика ИЕ5 для осуществления сброса последнего в трех случаях: при отсутствии сигнала с выхода первого порогового элемента 11; при совпадении состояния счетчика с положением переключателя, выполняющим функцию коммутатора и при поступлении кадрового синхвоимпульса.

Арифметико-логический блок 3 (фиг.3) содержит последовательно сое.

7 1156 диненные второй вычитатель 18, дели- тель 19 и второй пороговый элемент

20, второй вход и выход которого являются. соответственно шестым входом и первым выходом арифметико-логи ческого блока 3, вторым и третьим, четвертым и пятым входами которого являются соответственно первый вход второго вычитателя 18, второй, третий и четвертый входы делителя 19, пятый вход которого соединен со вторым входом второго вычитателя 18 и является первым входом арифметикологического блока 3, а второй выход является вторым выходом арифметикологического блока 3. Второй вычитатель 18 реализован по типовой схеме вычитателя на двух полных четырехразрядных сумматорах (155ИИЗ), входы А1-А4 первого слагаемого которых являются вторым входом второго вычитателя 18, входы В 1-В4 второго слагаемого подключены к выходам соответ. ствующих инверторов (155ЛН1), входы которых являются первым входом второ- 25 го вычитателя 18. Цепь переноса замыкается соединением выхода переноса

P первого сумматора со входом Е вто,рого. Выходы S 1-S4 первого и S1 2 второго сумматоров являются выходом второго вычитателя 18.

Делитель 19 (фиг.4) содержит коммутатор 21, элемент И 22,элемент И 23, счетчик 24, регистр 25, элемент ИЛИ 26 дешифратор 27, вычитатель 28, элемент И 29, элемент И 30 и регистр 31.

Коммутатор 21 реализован на двух мультиплексорах "2х1 - .1" (531КП11), входы 1 1, 1 2, 1 3, 1.4, которых являютея первым входом коммутатора 21, входы 40

2 ° 1, 2 2, 2 3, 2 4 являются вторым входом коммутатора 21, третьим входом которого являются соединенные управ.ляющие входы С обоих мультиплексо-. ров, а выходы У1, У2, УЗ, У4являютсА 45 выходом коммутатора 21. Элементы И 22.

23, 29 и 30 являются стандартными элементами 2И (155ЛИ1). Счетчик 24 реализован на двоичном четырехразрядном счетчике (155ИЕ5), входы С1 и 4 50 которого являются соответственно первым и вторым входами счетчика 24. Регистр 25 реализован на двух четырехразрядных универсальных сдвиговых регистрах (155ИР1), информационные 55 входы ц1, Э2, Э 3, Ъ 4 первого и j)1, 32 второго являются первым входом регистра 25, информационные выходы 1, 103 8

2, 4, 8 первого и 1, 2 второго являются выходом регистра 25, управляющие входы С2 и Ч2 (запись) являются вторым входом регистра 25, а управляющий вход С1 (сдвиг) является третьим входом регистра 25. Элемент ИЛИ 26 является типовым элементом 2ИЛИ (155ЛЕ1). Дешифратор 27 реализован на демультиплексоре (155ИДЗ) 1 16, управляющие адресные входы которого

А1-А4 являются входом дешифратора

27, первым и вторым входами которого являются соответственно первый и седьмой выходы демультиплексора, выходы которого со второго по седьмой подключены к семи входам элемента 8И-НЕ (155ЛА1) выход которого является третьим входом дешифратора 27.

Вычитатель 28 реализован на двух элементах 155НМ3, включенных в режиме вычитания, для этого вход Е первого элемента оставлен свободным, входы А1-А4 первого элемента и А1, А2 второго являются первым входом вычитателя 28, входы В1-В4 первого элемента и В1, В2 второго подключены к выходам соответствующих инверторов, входы которых являются вторым входом вычитателя 28, выходы 1-4 первого элемента и 1, 2 второго являются пер. вым выходом вычитателя 28, вторым и третьим выходами которого являются соответственно выход инвертора (155ЛН1) и выход Ь 3 второго элемента, подключенный также ко входу последнего инвертора. Регистр 31 реализован на двух универсальных регистрах

155ИР1, входы СI и Ч 1 которых являются соответственно вторым и первым входами регистра 31, выходами которого являются информационные выходы

1, 2, 4,: 8 первого и 1, 2 второго элементов. Первый блок 4 памяти (фиг.5) содержит регистры 32 и 33, элемент И 34, счетчик 35, элемент И 36, формирователь 37 импульсов записи, регистры 38-41, коммутатор

42, элемент И 43, счетчик 44, дешифратор 45, триггер 46, формирователь

47 импульса сдвига, элемент ИЛИ 48, коммутаторы 49 и 50, триггер 51, счетчик 52 адреса считывания, регистры 53 и 54, запоминакицие устройства 55 и 56, элемент И 57, коммутатор 58, запоминающие устройства

59 и 60, коммутаторы 61 и 62, элементы И 63 и 64, счетчик 65 результата и регистр 66 результата. Ре9 11561

:гистры 32 и 33 однотипные, реализо ваны каждый на двух универсальных сдвиговых регистрах (155ИР1), работающих в режиме сдвига сигнала, поступающего на второй вход, которым является вход Ч! обоих элементов.

Входы синхронизации С1 обсих элемен. тов подключены к выходам элемен-. тов 2И (155ЛИ1), входы которых являются первыми и третьими входами ре- 1О гистров 32 и 33. Тем самым производится выборка очередного регистра для записи в него восьми последующих сигналов. Элементы И 34, 43, 57, 63 и 64 являются типовыми элементами 2И (155ЛИ1). Счетчик 35 реализован как счетчик элементов разложения на трех двоичных счетчиках

155ИЕ5, между которыми организован последовательный перенос (выходы 8 2О подключены к входам С2 соседних элементов). Вход С2 первого элемента является первым входом счетчика

35, входы установки в ноль соединены и являются вторым входом счетчика

35, выход 2 второго элемента являет- ся третьим выходом счетчика 35, вторым выходом которого является вы" ход 8 последнего элемента. Выходы

4 и 8 второго и 2, 4, 8 третьего элементов являются первым выходом счетчика 35. Счетчик 44 реализован ,аналогично счетчику 35 за исключением того, что вторым его выходом являются выходы 2, 4, 8 первого и 2 второ35

ro элементов. Дешифратор 45 реализован на демультиплексоре 1 !6 (155ИДЗ), адресные входы А1--А4 которого являются вторым, а вход стробирования х 1 является первым выходом дешифратора, выходом которого являются шестнадцать выходов элемента, Формирователь 3? импульсов записи реализован на двух Р-триггерах (155ТИ2), элементе И (155ЛИ1) и счетчике (155ИЕ8), выход которого соединен со входами 1 и S соответственно первого и второго 0 -триггеров и является вторым выходом формирователя 37 импульсов записи, Вход 6 первого D -триггера соединен со входом

R второго 0 -триггера и является вторым входом формирователя 37. Входы

С обоих Q-триггеров соединены и являются третьим входом формирователя

37. Вход Q первого 0 -триггера свобо" ден, а вход О второго — заземлен.

Выход первого D-триггера подключен

03 1О к первому входу элемента 2И, BTDpoH вход которого является первым входом формирователя 37, а выход подключен. к счетному входу счетчика, реализующего деление на восемь, для чего вход

8 заземлен. Выход g второго 3 -триггера является первым выходом формиро" вателя 37, на котором появляется логическая единица одновременно с появлением короткого импульса на втором выходе формирователя 37, подтверждающем то, что считывание из запоминающих устройств 55, 56, 59, 60 окончено и результат считывания может быть переписан в регистры 38-41. Регистры

38-41 и 53, 54 реализованы однотипно и содержат по 16 элементов 155ИР1.

Информационные входы Э 1-04 являются вторыми входами каждого регистра 384.1 и 53, 54. Входы С2, V 2 соединены и являются первым входом каждого регистра. Входы С1 являются третьим входом каждого регистра, а информаци. онные выходы — первым выходом регист ров. Выход последнего разряда является вторым выходом регистров, а вход V 1 является четвертым входом регистров. Коммутатор 42 реализован на четырех элементах 2-2И-2ИЛИ-НЕ (155ЛР1). Первые входы первых элементов 2И соединены и являются входом коммутатора 42, вторым входом которого являются соединенные первые входы вторых элементов 2И. Вторые входы первых и вторых элементов 2И соединены и являются соответственно третьим и четвертым входами коммутатора 42, выходом которого являются выходы элементов 2ИЛИ-НЕ. Триггеры 46 и 51 реализованы на 1 -триггерах (155ТМ2), входы S С и выходы Ц и Q являются соответственно вторым входом, первым входом, первым и вторым выходами триггеров 46 и 51. Формирователь 47 импульсов сдвига реализован на последовательно включенных элементе 2И (155ЛИ1), счетчике -делителе на 64 (155ИЕ8) и двоичном счетчике (155ИЕ5).

Входы элемента 2И являются соответственно первым и вторым входами формирователя 47, третьим входом которого являются соединенные входы установки в ноль счетчиков. Выход 8 второго счетчика, выход первого счетчика и выход элемента 2И являются соответственно первым, вторым и третьим выходами формйрователя 47 импульсов сдвига. Элемент ИЛИ 48 является типовым .

ll .11 элементом 155ЛЕ1. Коммутаторы 49, 50

58 реализованы однотипно на двух мультиплексорах 2 1 1 (531КП11) каждый. Входы 1 ° 1, 1 2, 1.3, 1.4 и

2 1, 2 2, 2 3, 2 ° 4 являются соответственно первыми и вторыми входами коммутаторов, выходами и третьими входами которых являются выходы У1У4 и входы DC управления мультиплексоров.

Счетчик 52 адреса считывания (фиг.б) содержит элемент ИЛИ 67, делители на два 68, 69, элемент ИЛИ 70, счетчики 71- 74 и дешифраторы 75 и

76. Элементы ИЛИ 67 и 70 являются типовыми элементами 155ЛЕ1. Делители на два 68 и 69 реализованы на

D-триггерах (155ТМ2), входы С, к и выходы Q и Ц которых являются соответственно первым и вторым входами, первым и вторым выходами делителей на два, причем выходы Ц подключены ко входам Q . Счетчики 71-74 реализованы однотипно на парах двоичных счетчиков (155ИЕ5), счетные входы

С1 и входы сброса.R которых являются соответственно первыми и вторыми входами счетчиков, выходами которых являются пять разрядных выходов каждой пары элементов. Дешифраторы 75 и

76 реализованы на элементах 8И-НЕ (155ЛА1), пять входов которых и выход являются соответственно входами и выходами дешифраторов 75 и 76. 3апоминающие устройства реализованы на 16 элементах 541РУ2, которые обьединены в восемь групп по два элемента. Входы 4 E (запись) и адресные входы АО-А9 соединены друг с другом у всех 16 элементов и являются соответственно четвертым и вторым входами запоминающих устройств. Внутри групп входы CS (выборка кристалла) соединены, так что третьим входом запоминающего устройства являются входы CS восьми групп элементов.

Информационные входы 91-D4 внутри групп не пересекаются, а между группами соединяются, так что первым входом запоминающего устройства являются входы 0 1-Р4 одного и 01-34 другого элемента восьми групп элементов. Коммутаторы 61 и 62 реализованы однотипно. Каждый содержит по три мультиплексора 2 1 1 (531КП11), входы 1 ° 1, 1 ° 2, 1 ° 3, 1 4 одного элемента, а также 1 i второго элемента являются первыми входами

56103 )2

35

45

5

55 коммутаторов 61 и 62. Входы 1 2, 1 3, 1 4 второго и 1 1, 1 2 третьего элементов являются вторыми входами коммутаторов, третьими входами которых являются входы 2 1 — 2.4 первого и второго элементов и 2 ° 1, 2 2 третьего элемента. Выходы У1-У4 первого, второго и У1, У2 третьего элементов являются выходами коммутаторов 61 и

62. Входы управления DL являются четвертыми входами коммутаторов. Счетчик 65 результата †. шестиразрядный, реализован на двух элементах 155ИЕ5, вход первого элемента С2 является первым входом счетчика результата, выход 8 первого элемента соединен со входом С2 второго элемента. Выходы

2, 4, 8 обоих элементов являются выходом счетчика результата. Входы 1 (сброс в ноль) обоих элементов соединены и являются вторым входом счетчика 65 результата. Регистр 66 результата реализован на двух элемен. тах 155TN8 информационные входы которых являются первым входом регистра 66 результата, а входы синхронизации соединены и являются вторым входом регистра 66 результата.

Блок 5 регистрации (фиг.7) содержит делитель на восемь 77, триггер

78, запоминающее устройство 79, элементы И 80 и 81, счетчик 82, Делитель на восемь 77 реализован на элементе 155ИЕ5, вход синхронизации С1 которого является входом делителя на восемь 77, выход 8 разрядов подключен ко входу установки в ноль и является выходом делителя на восемь

77, триггер ?8 реализован на элементе 155ТМ2, входы К, С, S и выход Я, которого являются соответственно первым, вторым, третьим входами и выходом триггера 78. Запоминающее устройство 79 реализовано на 16 элементах

552РУ1, адресные входы АО-А13 которых являются первым входом запоминающего устройства 79, вторым и третьим входом которого являются соответственно информационные .входы У 1 и входы разрешения записи KE всех эдементов. Элементы И 80 и 81 являются типовыми элементами 2 И 155ЛАЗ. Счетчик 82 реализован на четырех элементах 155ЛЕ5 с общим коэффициентом пересчета 2 . Вход С! первого эле15 мента является входом счетчика 82, а выходы 1, 2, 4, 8 первого, второго и третьего и выходы 1, 2, 4 четвертого

1156 элементов являются выходом счетчика

82.

Блок 6 дифференцирования (фиг.8 содержит сдвиговьй регистр 83, вычитатель 84, элемент 85 задержки, вычитатель 86, регистр 87, сумматор

88, регистр 89; Регистр 83 предназначен для запоминания строки видеосигнала, поэтому он реализован на

512 парах В -триггеров (155ТМ7). Кажлая пара элементов позволяет фиксировать шестиразрядный код яркости одного элемента разложения. Входы последующих за первой пар элементов подключены к выходам предыдущих пар.

Выходы первой и последней пар являются соответственно первым и вторым вы. ходами регистра 83, первым и вторым входами которого являются соответственно информационные входы первой пары элементов и соединенные входы синхронизации всех пар элементов.

Элемент 85 задержки реализован на элементе 2И (155ЛИ1), входы и выход которого являются соответственно входом и выходом элемента 85 задержки. Вычитатели 84 и 86 являются одно. типными и реализованы на двух полных сумматорах (155ИМЗ), входы А1-А4 и

В1-В4 которых являются соответствен- ЗО но первыми и вторыми входами вычитателей 84 и 86, выходами которых являются выходы 5 1-S4 сумматоров.

-Регистры 87 и 89 являются однотипными. Каждый из них реализован на двух З5 четырехразрядных2 -триггерах (155TN5) 2 --входы, С-входы и информационные выходы которых являются cooT ветственно первыми входами, вторыми входами и выходами регистров 87 и 40

89. Сумматор 88 реализован на двух полных сумматорах (155ИМЗ), входы

А1-А4, В1-В4 и выходы Я1-ь4 которых являются соответственно первыми и .. вторыми входами и выходами суммато- 45 ра 88.

Формирователь 7 порога (фиг.9) содержит элемент И 90, регистр 91, триггер 92, сумматор 93, вычитатель

94, триггер 95, перемнажитель 96, 50 регистр 97, элемент И 98, сумматор

99 и элемент 100 задержки. Элементы И. 90 и 98 являются типовыми элементами 2И (155ЛИ1). Регистры 91, 97.являются однотипными. Каждый у из них реализован на двух четырехразрядных триггерах (155ТМ8), информационные входы которых являются пер

103 14 выми входами регистров 91 и 97, вторыми и третьими входами которых являются соответственно соединенные у всех элементов входы установки в ноль (R) и входы синхронизации. Выходом регистра 97, как и первым выходом регистра 91 являются прямые выходы элементов (ф, а вторым выходом регистра 91 являются инверсные выходы его элементов (Q). Сумматоры

93 и 99 реализованы по типовой схеме на двух элементах 155ИМЗ, входы

А, В и выходы 5 которых являются соответственно первыми и вторыми входами и выходами сумматоров 93 и 99.

Вычитатель 94 реализован на двух элементах 155ИМЗ аналогично сумматорам 93 и 99 за исключением того, что вход Е первого элемента оставлен свободным. Триггеры 92 и 95 реализованы на элементах 155TM2 (D-триггер), входы Б, С и выходы Q u Q которых являются соответственно первыми и вторыми входами; первыми и вторыми выходами триггеров 92 и 95, а выходы С подключены ко входам В соответствующих элементов, Перемножитель

96 реализован на параллельном умножителе 8 8 (1802 BP2), входы ХО-Х7, и УО-У7 которого являются соответственно первым и вторым входом перемножителя 96, выходом которого являются выходы Р9-Р15 умножителя, третьим входом которого являются входы записи операндов во внутренние регистры умножителя СЬКХ, CLK7, CLKP.

Элемент 100 задержки реализован на двух последовательно соединенных элементах 2И (155ЛИ1), вход первого элемента, выход первого и выход второго элемента являются соответственно входом, первым выходом и вторым выходом элемента 100 задержки.

Второй счетчик 8 (фиг.10) содержит счетчик 101, элемент 102 задержки, регистр 103, коммутатор 104.

Счетчик 101 реализован на трех элементах 155ИЕ5, включенных в режиме счета с последовательным переносом.

Вход С1, k и выходы 1, 2, 4, 8 разрядов являются соответственно первым входом, вторым входом и выходом счетчика 101. Элемент задержки реализован на элементе 2И (155ЛИ1) аналогично описанному элементу 85 задержки.

Регистр 103 реализован на шести Я— триггерах (155TN2), входы Р, Ь и С и выходы Ц которых являются соответl5

1 156103 16 ственно третьим, вторым и первым входом и выходом регистра 103. Коммутатор 104 реализован на переключателе 11П1НПМ, входы и выход которого являются соответственно входом и выходом коммутатора 104. Первый элемент И9 реализован на элементе 2И (155ЛИ1), входы которого являются первым и вторым входами первого элемента И9, выходом которого явля- 1р ется выход элемента 2И.

Второй блок 10 памяти (фиг.11) содержит регистры 105 и 106, элемент И 107, счетчик 108, элемент И 109, формирователь 110 импульсов записи, 15 регистры 111-114, коммутатор 115, элемент И 116, счетчик 117, дешифратор I18, триггер 119, формирователь

120 импульсов сдвига, элемент ИЛИ 121 коммутаторы 122 и 123, триггер 124, счетчик 125 адреса считывания, регистры 126 и 127, запоминающие устройства 128 и 129, элемент И 130, коммутатор 131, триггер 132, делитель на тридцать два 133, запоминающие 25 устройства 134 и 135, коммутаторы

136 и 137, элемент И 138 и 139, счетчик 140 результата, регистр 141 результата и регистр 142.

Отличительной особенностью второ- ЗО

ro блока 10 памяти от первого блока

4 памяти является наличие триггера

132, делителя на тридцать два 133 и регистра 142. Триггер 132 реализован на Э -триггере (155ТМ2), к, S С входы которого являются соответствен. но третьим, вторым и первым входами триггера 132, выходом которого является Й -выход 3 -триггера. Делитель на тридцать два 133 реализован на счетчике 155ИЕ8, работающем в.режиме деления на тридцать два. Для этого его управляющий вход V 32 заземлен, а вход синхронизации С и выход Y являются соответственно входом 45 и выходом делителя на тридцать два

133. Регистр 142 реализован íà D— триггерах (два элемента 155ТМ5), входы С которых соединены и являются вторым входом регистра 142, первым входом и выходом которого являются соответственно информационные входы

Э и выходы С элементов.

Первый пороговый элемент 11 реализован на двух полных четырехраз- 55 рядных сумматорах (155ИИЗ), включенных в режиме вычитания операнда В из операнда А, для этого вход Е1 первого сумматора оставлен свободным, входы А1-А4 сумматоров являются первым входом первого порогового элемента 11, вторым входом и выходом которого являются соответственно входы Âi-В4 сумматоров и выход P второго сумматора. Вычитание реализу ется благодаря тому, что операнд В представлен в дополнительном коде, Первый вычитатель 12 реализован на двух сумматорах (155ИИЗ) по известной схеме, входы Ai-A4, В1-В4 и выходы Я 1- 4 сумматоров являются соответственно первым входом, вторым входом и выходом первого вычитателя 12. Вход Е1 первого сумматора оставлен свободным. Третий счетчик 13; реализован по известной схеме послеб довательного счетчика на пяти

Э-триггерах (155ТМ2), при этом вход

С первого В-триггера является первым входом третьего счетчика. Входы всех Э -триггеров соединены и являются вторым входом третьего счетчика, выходом которого являются выходы ( всех пяти D -триггеров. Для организации внутреннего последовательного переноса выходы О каждого D --триггера подключены ко входам С каждого последующего 9 -триггера и ко входам D тех же О -триггеров. Второй элемент И l4 является типовым элементом 2И-НЕ (155ЛАЗ), входы и выходы которого являются соответственно первым, вторым входами и выходом второго элемента И 14.

Устройство работает следующим об" разом.

С выхода датчика 1 видеосигнала в устройство поступают кадров