Устройство для умножения последовательного действия

Устройство для умножения последовательного действия

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ, соде15жащее регистр множимого,регистр множителя , регистр частичных произведений , сумматор, реверсивный счетчик циклов, реверсивный счетчик тактов и блок управления, отличаю- . щ е е с я тем, что, с целью повьшения быстродействия, в него введены буферный регистр и табличньй узел перемножения старших разрядов, а блок управления содержит три элемента ИЛИ, четыре элемента И и четыре элемента задержки, причем вход запуска устройства соединен с счетным входом реверсивного счетчика циклов, первым входом первого элемента ИЛ1 блока управления и первым входом второго элемента ИЛИ блока управления , выход которого соединен с вхо-. дами управления чтением регистра МНОЖ1МОГО и регистра мно)ителя и входом первого элемента задержки блока управления, выход которого соединен с управляющим входом чтения буферного регистра, управляющим входом чтения регистра частичных произведений и с входом второго элемента задержки блока управления,: выход которого соединен с первыми входами первого и второго элементов И блока управления, вторые входы которых соединены соответственно с выходами фо1 ирования ненулевого и нулевого номеров тактов реверсивного счетчика тактов, выход первого элемента И блока управления соединен с первым входом третьего элемента ИЛИ блока управления, первым управляющим входом сдвига, регистра частичных произведений, (Л информационным входом реверсивного счетчика тактов и входом третьего элемента задержки блока управления выход которого соединен с вторым входом второго элемента ИЛИ блока управления, третий вход которого соединен с выходом четвертого элемента задержки блока управления, вход которого соединен с вторыми СП входами первого и третьего элементов Сл ИЛИ блока управления, управляющим входом сдвига per истра множителя, NU BTopbiM управляющим входом сдвига регистра частичных произведений, информационным входом реверсивного счетчика циклов и выходом третьего элемента И блока у1 равления, первый вход .которого соединен с выходом формирования нен.улевого номера иикла реверсивного счетчика циклов, а второй вход - .с выходом второго элемента И и первьи входом четвертого элемента И блока управления.второй вход которого соединен с выходом

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ .РЕСПУБЛИН

7541 А ((9) () )) 4(s() G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTHA (2l) 3662952/24-24 (22} 09.11.83 (46) 23.05.85. Бюл. 11 19 (72) Ю.Л.Иваськив, В.С.Харак и С.Б.Погребинский (71) Ордена Ленина институ-. кибернетики им. В.И.Глушкова и Ордена

Трудового Красного Знамени институт проблем материаловедения АН Украинскай ССР (53) 681.325(088.8} (56) 1. Авторское свидетельство СССР

У 860062, кл. С 06 F 7/49, 1978.

2. Чу Я. Организация 3ВМ и микропрограммирование. M., Мир, 1975, с. 223-267, рис. 6.19(прототип). (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ПОСЛЕДОВАТЕЛЬНОГО ДЕЙ"..ТВИЯ, содержащее регистр множимого,регистр множителя, регистр частичных произведений, сумматор, реверсивный счетчик . циклов, реверсивный счетчик тактов и блок управления, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены буферный регистр и табличный узел перемножения старших разрядов, а блок управления содержит три элемента ИЛИ, четыре элемента И и четыре элемента задержки, причем вход запуска устройства соединен с счетным входом реверсивного счетчика циклов, первым входом первого элемента ИЛИ блока управления и первым входом второго элемента ИЛИ блока управления, выход которого соединен с входамн управления чтением регистра множимого и регистра множителя и входом первого элемента задержки блока управления, выход которого соедьнен с управляющим входом чтения буферного регистра, управляющям входом чтения регистра частичных произведений и с входом второго элемента задержки блока управления,. выход которого соединен с первыми входами первого и второго элементов

И блока управления, вторые входы которых соединены соответственно с выходами формирования ненулевого и нулевого номеров тактов реверсивного счетчика тактов, выход первого элемента И блока управления соединен с первым входом третьего элемента ИЛИ блока управления, первым управляющим входом сдвига регистра частичных проиэведечий, информационным входом реверсивного счетчика тактов и входом третьего элемента задержки блока управления, выход которого соединен с вторым I входом второго элемента ИЛИ блока управления, третий вход которого соединен с выходом четвертого элемента задержки блока управления, вход которого соединеч с вторыми входами первого и третьего элементов

ИЛИ блока управления, управляющиг входом сдвига регистра множителя, вторым управляющим входом сдвига регистра частичных произведений, информационным входом ренерсивного счетчика циклов и выходом -.ðåòüåãî элемента И блока у..равления, первый вход .которого соединен с выходом формирования ненулевого номера цикла реверсивного счетчика цц.<:.ов, а второй вход — с выходом второго элемента И и первым входом четвертого элемента И блока управления,нторой вход которого соединен с выходом

1157541 формирования нулевого номера цикла реверсивного счетчика циклов, а выход — с выходом окончания работы устройства,. выходы первого и третьего элементов ИЛИ блока управления соединены соответственно со счетным входом реверсивного счетчика тактов и управляющим входом сдвига:регистра множнмого, выходы старших разрядов регистров множимого и множителя соединены с информационными входами табличного узла перемножения старших разрядов, выходы произведения и переноса которого соединены соответственно с информационными входами первого и второго разрядов буферного !

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств ЦВИ последовательного действия. S

Известны устройства для умножения чисел последовательного действия в позиционной двоичной системе счисления, которые содержат регистр . множимого, регистр множителя, сум- 10 матор (1).

Наиболее близким по технической сущности к изобретению является устройство для умножения чисел последовательного действия в поэицион- 13 ной --ичиой (г 2 1 системе счисления, содержащее регистры множнмого и множителя, регистр произведения, сумматор, блок управлейия, счетчики тактов и циклов 2 1 г

Недостатком известного устройства является невысокое быстродействие, обусловленное применением последовательного сумматора, cicyeeствляющего суммирование -разрядных чисел.

Целью изобретения является позышение быстр6действия устройства для умножения последовательного действия.

Поставленная цель достигается тем, что в устройство для умножения последовательного действия, содержащее регистр множииого, регистр множителя, регистр частичных произведений, сумматор,реверсивный счет33 регистра, выходы первого и второго разрядов буферного регистра соединены соответственно с первыми информационными входами первого и второго разрядов сумматора, вторые информационные входы первого и второго разрядов которого соединены соответственно с выходами первого и второго разрядов регистра частичных произведений, информационные входы первого, второго и третьего разрядов которого соединены соответственно с выходами первого, второго и третьего разрядов сумматора, выход старшего разряда регистра множимого соединен с входом младшего разряда регистра множимого.

2 чик циклов, реверсивный счетчик тактов и блок управления, введены буферный регистр и табличный узел перемножения старших разрядов, а блок управления содержит три элемен. та ИЛИ, четыре элемента И и четыре элемента задержки, причем вход запуска устройства соединен ео счетным входом реверсивного счетчика циклов, первым входом первого элемента ИЛИ блока управления и первым входом второго элемента ИЛИ блока управления, выход которого соединен с входамн .управления чтением регистра множимого и регистра множителя и входом первого элемента задержки блока управления, выход которого соединен с управляющим входом чтения буферного регистра, управляющим входом чтения регистра частичных произведений и с входом второго элемента задержки блока управления, выход которого соединен. с первыми входами первого и второго элементов И блока управления, вторые входы которых соединены соответственно с выходами формирования ненулевого и нулевого номеров тактов. реверсивного счетчика тактов, выход первого элемента И блока управления соединен с первым входом третьего элемента ИЛЕ блока управления, первым управляющим входом сдвига регистра частичных произведений, информационным входом реверсивного счетчика тактов и вхо3 11575 дом третьего элемента задержки блока управления, выход которого соединен с вторым входом второго элемента

ИЛИ блока управления, третин вход которого соединен с выходом четвертого элемента задержки блока управления, вход которого соединен с вто рыми входами первого и третьего элементов.ИЛИ блока управления, управляющим входом сдвига регистра множителя, вторым управляющим входом сдвига регистра частичных произведений, информационным входом, реверсивного счетчика циклов и выходом третьего элемента И блока управления, первый вход которого соединен с.выходом формирования ненулевого номера цикла реверсивного счетчика циклов, а второй вход — c выходом второго элемента И и первым входом четвертого элемента Й блока управления, второй вход которого соединен с выходом формирования нулевого номера цикла реверсивного счетчика циклов, а выход — с выходом окончания работы устройства, выходы первого и третьего элементов ИЛИ блока управления соединены соответственно со счетным входом реверсивного счет чика тактов и управляющим входом сдвига регистра множнмого, выходы старших разрядов регистров множимого и множителя соединены с информационными входами табличного узла перемноженйя старших разрядов, выходы произведения н переноса которогосоединены соответственно с информационными входами первого и второго разрядов буферного регистра, выходы первого и второго разрядов буферного регистра соединены соответственно с:первыми информационными входами первого и второго разрядов сумматора, вторые информационные входы первого и второго разрядов которого соединены соответственно с выходами пер- 45 вого и второго разрядов регистра частичных произведений, информационные входы первого, второго и третьего разрядов которого соединены соответственно с выходами первого, второ- 5О го и третьего разрядов сумматора, выход старшего разряда регистра ииожимого соединен с входом младшего разряда регистра множимого.

Иа фиг. 1 показана структурная ехема устройства для умножения последовательного действия; на фнг. 2—

41 4 функциональная схема блока управления устройства для умножения.

Устройство для умножения последовательного действия содержит регистр

1 множителя, регистр 2 множимого, блок 3 управления, табличный узел 4 перемножения старших разрядов, буферный регистр 5, трехразрядный сумматор 6, регистр 7 частичных произведе.ний, реверсивный счетчик 8 тактов, реверсивный счетчик 9 циклов, каналы

l0 u ll соединяющие первый выход блока 3 управления с входами управления чтением регистров множимого 2 и множителя 1, каналы 12 и 13, соединяющие второй выход блока Э управления с. входами управления чтением регистров 5 и частичных произведений 7, канал 14, соединяющий третий выход блока 3 управления с входом управления сдвигом регистра 2 множимого, каналы 15 и 16, соединяющие четвертый выход блока Э управления соответственно с первым управляющим входом сдвига регистра 7 частичных произведений и информационным входом реверсивного счетчика 8 так" тов, каналы 17 — 19, соединяющие пятый выход блока 3 управления соответственно с входом управления сдвигом регистра 1 множителя, с информационным входом реверсивного счетчика 9 циклов, с вторым управляющим входом сдвига регистра 7 частичных произведений, канал 20, соединяющий шестой выход блока 3 управления со счетным входом реверсивного счетчика

9 циклов, канал 21, соединяющий, седьмой выход блока 3 управления со счетным входом реверсивного счетчика

8 тактов, каналы 22 и 23, соединяющие выходы формирования ненулевого и нулевого номеров тактов реверсивного. счетчика 8 тактов с первым и вторым входами блока 3 управления соответственно, каналы 24 и 25, соединяющие выходы формирования ненулевого и нулевого номеров циклов реверсивного счетчика 9 циклов с третьим и четвертым входами блока 3 управления соответственно, каналы

26 н 2?, соединяющие выходы старших разрядов регистров множителя 1 и множнмого 2 соответственно с первым и вторым информационными входами табличного узла 4 перемножения старших разрядов соответственно, канал

28, соединяющий выход старшего разряда регистра 2 множимого с вхо1157541 дом младшего разряда регистра ? .множимого, каналы 29 и 30, соединяющие выходы произведения и переноса табличного узла 4 перемножения старших разрядов соответстненно с инфор- э мационными входами .первого и второго разрядов буферного регистра 5, каналы 31, соединяющие информационные выходы первого и второго разрядов буФерного регистра 5 соотнетст- 10 ненно с первыми информационными входами первого и второго разрядов трехраэрядного сумматора 6, каналы

32, соединяющие информационные выходы первого и второго разряда 15 регистра 7 частичных произнедений соответственно с вторыми информационными входами перного и второго разрядов трехразрядного сумматора

6, каналы 33, соедиияющие информа- 20 ционные выходы первого, второго, тртьего разрядов трехразрядного сумматора с информационными входами первого, второго, третьего разрядон регистра 7 частичных произведений 25 соответственно, входной канал 34, соединяющий вход запуска устройства с пятым входом блока управления, выходной канал 35 окончания работы устройства, 30

Блок управления (фиг. 2 ) содержит элементы ИЛИ 36 — 38, элементы И 3942, элементы 43-46 задержки.

Табличный узел перемножения старших разрядов множителя и множимого может быть построен по схеме, реализуемой на стандартных элементах, таких как дешифраторы и шифраторы.

Регистры 1 и 2 имеют я г-ичньгх разрядов, регистр 5 — дна г-ичных разряда, сумматор 6 — трн разряда

s избыточной (r,ê 1 системе счисления, регистр 7 — .(3 и -2 ) к-ичных разрядов.

Счетчик 8 тактов содержит ) to z (ь-1)( двоичных разрядон. Счетчик 9 циклов также содержит J fo z (r - 1(двоичных

43 разрядов .

Работа устройства для умножения начинается с момента поступления управляющего сигнала цо каналу 34. устройства, который может быть сформирован в центральн м устройстве управления арифметического устройства, в котором применяется в качестве отдельного функционального блбка данное устройство, управляющий сигнал, 1 приходящий по входному каналу 34, запускает в работу блок 3 управления.

Блок 3 управления формирует сигналы,> п ступающие по каналам 21 и 20 на входы счетчика 8 тактов и счетчика

9 циклов, Под действием этих сигналон в счетчик 9 циклон и счетчик 8 тактов заносится числΠ— 1 °

Операция умножения двух и-разрядных r -ичных чисел состоич из циклов (от -.1 до 0 ). В каждом очередном цикле множимое умножается на соответствующ"й i-й (! = я, n-l, п-2,...,2,1) разряд множителя. Цикл состоит из и тактов (от n-I до 1).

В, каждом очередном такте t -g (1 и, п-1,...,2,1) разряд множителя умножается на )-й (j= h, п-l,..., 2,! ) разряд множимого. Очередной такт выполнения эперации умножения начинается с формирования блоком 3 управления сигналов, поступающих по каналам

10 и ll на входы управления чтением регистров множимого 2 и множителя

Под действием этих сигналов старшие разряды регистров l и 2 подаются по каналам 26 и 2? на входы табличного узла 4 перемножения старших разрядов, где и осуществляется умножение цифр этих разрядов в. -ичной системе счисления, Результат умножения, представляющий собой цифру произведения и цифру переноса, по каналам 29 и 30 соответственно переписывается в первый и второй разряды буферного регистра 5. Далее под действиемуправляющих сигналов, приходящих с блока 3 управления по каналам 12 и

13, осуществляется суммирование кодов буферного регистра 5 и регистра 7 частичных произведений иа сумматоре

6. Коды регистров 5 и 7 поступают на сумматор 6 соответственно по каналам 31 и 32. Результат суммирования по каналу .33 переписывается н регистр 7. Сумматор 6 осуществляет суммирование кодов в избыточной (r,ê) системе счисления.

При выполнении тактов с иомерами от -1 до 1, т.е. когда значение счетчика 8 тактов не равняется нулю, по каналу 22 из счетчика тактов на первый вход блока 3 управления поступает сигнал, в ответ на который и блоке 3 управления вырабатываются сигналы, поступающие по каналам 1416 соответственно на сдвиговые входы регистра 2 множимого и регистра 7 частичных проиэнедений, а также на информационный вход счетчика 8 тактов. Под действием этих сигналов в . регистре 2 множимого осуществляется

115754 циклический сдвиг влево на один раз- ряд, в регистре частичных произведений — сдвиг влево на один разряд, а значение счетчика 8 тактов уменьшается на единицу. На этом выполнение 5 очередного такта операции умножения заканчивается. Устройство умножения переходит к выполнению следующего такта работы.

При выполнении такта с номером 10 ноль выполняется последний такт очередного -го цикла (! =л, n-!...,, 1,О!. Дальнейшая работа устройства зависит от текущего значения счетчика 9 циклов. При выполнении циклов 1$ с номерами от и-1 до 1, т.е. когда значение счетчика 9 циклов не равняется нулю, по каналу 23 иэ счетчика тактов поступает сигнал, свидетельствующий о.нулевом значении счетчика 20

8 тактов, а по каналу 24 из счетчика циклов в блок 3 управления поступает сигнал, свидетельствующий о ненулевом значении счетчика 9 циклов.

В результате сочетания этих сигналов у5 в блоке 3 управления вырабатываются сигналы, поступающие по каналам 14, l7, 18,19, 21 соответственно на регистр 2 множимого, регистр 1 множителя, счетчик 9 циклов, регистр 7 частичных произведений, счетчик

8 тактов. Под действием этих сигналов происходит циклический сдвиг влево в регистре 2 множимого, сдвиг влево на один разряд регистра 1 множителя,-уменьшение на единицу значения счетчика 9 циклов, сдвиг вправо на ь-2 разряда регистра 7 частичных произведений, занесение числа " й-1" в счетчик 8 тактов. Завершается очередной цикл работы устройства умножения и осуществляется переход к следующему за данным циклу работы устройства умножения.

При выполнении нулевого, такта .нулевого цикла работа устройства умножения заканчивается. При этом по ,каналу 23 из счетчика тактов и по каналу 25 из счетчика циклов в блок

3 управления поступают сигналы, в результате сочетания которых блок .. управления по каналу 35 выдает сигнал окончания работы устройства умножения. Результат умножения, представленный в иэбь!точной (r,1 системе счисления, находится в регистре 7 частичных произведений, Экономический эффект от использования предлагаемого устройства состоит в построении последовательного устройства умножения в г -нчной системе счисления таким образом, что вместе последовательного сумматора и -разрядных чисел используется трекразрядный параллельный сумматор в позиционной избыточной (г,1) системе счисления.

Зкономический эффект может быть оценен следующим образом. Время выполнения умножения „„„, при условии, что цифры от 0 до r -1 в каждом разряде равновероятны, в известном устройстве равно

Умн 1, » с где 1 — время суммирования последо-вательным сумматором о-разрядных чисел; с — время сдвига на один разряд регистра множителя и регистра произведения, Так как 4 = n t,, Где t ape мя суммирования одного разряда сумматора, УМН 1 + с

Время выполнения умножения у„„ в предлагае ом устройстве равно

УЧНУТ + (/ (г-< 1 q (г-1„1 +1

УмН1 "! 2 + С! 2 +

Е МИ1 lh(1 1С)! "(, . с j 2

Таким образом, при г 10 предлагаемое устройство по быстродействию почти. в 4 раза превышает известное устройство.

I 157Уi t

Е8

ВНИИПИ Закя9 3372/47 . Тираж 7IO Подлисное

Филиал ППП "Патеит", г.Ужгород, ул.йроектиаа, 4