Вычислительное устройство с переменной длиной операндов

Вычислительное устройство с переменной длиной операндов

Иллюстрации

Показать все

Реферат

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО С ПЕРЕМЕННОЙ ДЛИНОЙ ОПЕРАНДОВ, содержащее регистры первого и второго операндов, регистр настройки, шифратор операций, арифметико-логический блок, блок маскирования, первый мультиплексор и блок коррекции, причем выходы регистров первого и второго операндов соединены соответственно с первым и вторым информационными входами арифметико-логического блока, выходы суммы и переносов которого соединены соответственно с первьм и вторым информационными входами блока коррекции, первый и второй управлякяцие входы которого соединещ 1 соответственно с выходом режима регистра настройки и первым выходом шифратора операций, выход суммы арифметико-логического блока соединен с информационным входом первого мультиплексора, управляющий вход которого соединен с первым управляющим входом блока маскирования и выходом длины маски регистра настройки, второй и третий выходы шифратора операций соединены соответственно с вторым управляющим входом блока маскирования и входом кода операции арифметико-логического блока, входы режима и переноса которого соединены соответственно с выходами режима и переноса регистра настройки, выход блока маскирования является выходом результата устройства , вход шифратора операций является входом вида операций устройсттем . ва, отличающееся что, с целью сокращения количества (Л оборудования, оно содержит второй и третий мультиплексоры и В1ифратор переноса , причем выход блока коррекции соединен с информационным входом блока маскирования, выходы регистров первого и второго операндов соединены соответственно с информационными входами второго и третьего мультиплексоров, управляющие входы которых соединены с выходами длины маски регистра настройки, выходы со первого, второго и третьего мульти;о плексоров, соединены с соответствую05 щими входами шифратора переноса, выход которого является вькодом:. переноса устройства,выходы второго и третьего мультиплексоров являются соответственно выходами старших переменных разрядов первого и второго операндов устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А (19) (1 I y

4р» G 06 F 7/з8

OllHCAHHE ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВЬ/

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTHA (21) 3687655/24-24 (22) 11.01.84 (46) 07.06.85. Бюл. Ф 21 (72) Б.M.Êðè÷åâñêèé и B.Ô.Ëþáàðñêèé (71) Ордена Ленина институт кибернетики им. В.M.Ãëóøêoâà (53) 681.33(088.8) (56) 1. Джегер M. Проектирование микропроцессоров на основе стандартных логических приборов.

"Электроника", 1975, Ф 2, с: 43.

2. Патент США Ф 3683163, кл. 235-178, опублик. 1973.

3.. Патент США N 3751650, .кл. 235-175, опублик. 1973 (прототип). (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

С ПЕРЕМЕННОЙ ДЛИНОЙ ОПЕРАНДОВ, содержащее регистры первого и второго операндов, регистр настройки, шифратор операций, арифметико-логический блок, блок маскирования, первый мультиплексор и блок коррекции, причем выходы регистров первого и второго операндов соединены соответственно с первым и вторым информационными входами арифметико-логического блока, выходы суммы и переносов которого соединены соответст. венно с первым и вторым информационными входами блока коррекции, первый и второй управляющие входы которого соединены соответственно с выходом режима регистра настройки и первым выходом шифратора операций, выход суммы арифметико-логического блока соединен с информационным входом первого мультиплексора, управляс ющий вход которого соединен с первым управляющим входом блока маскирования и выходом длины маски регистра настройки, второй и третий выходы шифратора операций соединены соответственно с вторым управляющим входом блока маскирования и входом кода операции арифметико-логического блока, входы режима и переноса которого соединены соответственно с выходами режима и переноса регистра настройки, выход блока маскирования является. выходом результата устройства, вход шифратора операций является входом вида операций устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения количества оборудования, оно содержит второй и третий мультиплексоры и шифратор переноса, причем выход блока коррекции соединен с информационным входом блока маскирования, выходы регистров первого и второго операндов соединены соответственно с информационными входами второго и третьего мультиплексоров, управляющие входы которых соединены с выходами длины маски регистра настройки, выходы первого, второго и третьего мультиплексоров, соединены с соответствующими входами шифратора переноса, выход которого является выходом-. переноса устройства выходы второго и третьего мультипЛексоров являются соответственно выходами старших переменных разрядов первого и второго операндов устройства.

1160396

Изобретение относится к вычислительной технике и может быть использовано при построении операционных устройств высокопроизводительных вычислительных машин. 5

Известно вычислительное устройство, выполняющее операции над полями переменной длины и содержащее регистры операндов, сумматор, коммутаторы, регистр результата f1) . 1О

Недостатком вычислительного уст,ройства является низкое быстродейст,вие, поскольку выполнение операций над полями переменной длины осуществляются побайтно. 15

Известно вычислительное устройство, содержащее регистры операндов, регистр результата, сумматор, коммутаторы, регистр маски и преобразователи. В данном устройстве выполнение 2р операции производится одновременно для всего слова 121..

Недостатком устройства являются значительные аппаратурные затраты.

Наиболее близким по технической 25 сущности к изобретению является вычислительное устройство, содержащее регистры первого и второго операндов, сумматор, блок коррекции, регистр настройки, шифратор, блок ло- Зр гических операций, мультиплексор, блок маскирования и коммутатор, причем первый и второй выходы сумматора соединены соответственно с входами блока коррекции и мультиплексора, выходы регистров первого и вто35

;рого операндов соединены с первым и вторым входами сумматора, первым и вторым входами блока логических операций и первым и вторым информационными входами коммутатора, третий и четвертый информационные входы, выход и управляющий вход которого соединены соответственно с выходами сумматора, блока коррекции, 45 первым входом блока маскирования и первым выходом шифратора, первый выход регистра настройки соединен .с первым входом блока коррекции, второй выход регистра настройки — с управляющим входом мультиплексора и вторым входом блока маскирования, Первый выход шифратора соединен с вторым входом блока коррекции, второй выход шифратора подключен к третьему входу блока маскирования, выход которого является первым выходом устройства, управляющие входы регистров операндов, первый, второй, третий и четвертый входы регистра настройки и вход шифратора являются управляющими входами уст ройства (32 .

Недостатком известного устройства являются значительные аппаратурные затраты и узкая область применения вследствие отсутствия возможности получения старших переменных разрядов операндов.

Цель изобретения — сокращение количества оборудования.

Поставленная цель достигается тем, что вычислительное устройство с йеременной длиной операндов, со° держащее регистры первого и второго операндов, регистр настройки, шифратор операций, арифметико-логический блок, блок маскирования, первый мультиплексор и блок коррекции, причем выходы регистров первого и второго операндов соединены соответственно с первым и вторым информационными входами арифметико-логического блока, выходы суммы и переносов которого соединены соответственно с первым и вторым информационными входами блока коррекции, первый и второй управляющие входы которого соединены соответственно с выходом режима регистра настройки и первым выходом шифратора операций, выход сум ы арифметико-логического блока соединен с информационным входом первого мультиплексора, управляющий вход которого соединен с первым управляющим входом блока маскирования.и выходом длины маски регистра настройки, второй и третий выходы шифратора операций соединены соответственно со вторым управляющим входом. блока маскирования и входом кода операции арифметико-логического блока, входы режима и переноса которого соединены соответственно с выходами режима и переноса регистра настройки, выход блока маскирования является выходом результата устройства, вход шифратора операций является входом вида операций устройства, содержит второй-и третий мультиплексоры и шифратор переноса, причем выход блока коррекции соединен с информационным входом блока маскирова— ния, выходы регистров первого и второго операндов соединены соответственно с информационными входами второго и третьего мультиплексо"

1160396

Вход 20 0 0 1 1 0 1 0 1

Вход 21 0 1 0 1 0 0 1

Вход19 00001111

Выход 15 0 1 1 1 0 0 0 1

Блок 7 маскирования аналогичен известному. Входная информация, поступающая на вход блока 7 маскирования, проходит на выход 25 без из-. 55 менения при полной маске или на выход только те разряды, которые маскируются полем единиц. ров, управляющие входы которых соединены с выходами длины маски регистра настройки, выходы первого, второго и третьего мультиплексоров соединены с соответствующими входа- 5 ми шифратора переноса, выход которого является выходом переноса устройства, выходы вт --" третьего мультиплексоров являются соответст- венно выходами старших переменных . разрядов первого и второго операн- дов устройства.

На фиг. 1 представлена схема вычислительного устройства с переменной длиной операндов, на фиг. 2— пример схемы арифметико-логического блока.

Устройство содержит ркгистр 1 первого операнда, регистр 2 второго операнда, арифметико-логический блок 3, блок 4 коррекции, регистр 5 настройки, шифратор 6 операций, блок.

7 маскирования, первый мультиплексор 8, второй мультиплексор 9, третий мультиплексор 10, .шифратор 11 25 переноса, выход 12 результата, выход

13 старшего переменного разряда . первого операнда, выход 14 старшего переменного разряда второго операнда, выход 15 переноса, вход 16 режима, входы 17 длины маски, вход 18 переноса, входы 19-21 второго шифратора 11, входы 22-24 кода операции, режима и переноса блока 3 суммирования, выход 25 блока маскирования, входы 26-36 вида операций.

Арифметико-логический блок 3 (фиг. 2) содержит арифметико-логические четырехразрядные узлы 37, реализованные на микросхемах 100 ИП

181, элементы И-ИЛИ 38, элемент И 39, входы 40 и 41 операндов, выходы 42 суммы и 43 переносов.

Шифратор 1 1 переноса осуществляет выработку переноса из старшего переменного разряда результата:

Семиразрядный регистр 5 настройки содержит данные, необходимые для н работы вычислительного устройства переменной длиной. Первый разряд (вход 16 и первый выход регистра 5 настройки) — двоичная или двоичнодесятичная арифметика. В первом случае информация с выхода блока 3 проходит-ерез блок 4 коррекции без изменения. Во втором случае осуществляется коррекция результата в соответствии со значениями тетрадных переносов. Второй — шестой разряды (вход 17 и второй выход регистра 5 настройки) — параметр длины маски.

Седьмой разряд (вход 18 и третий выход регистра 5 настройки) — перенос в младший разряд устройства.

Шифратор 6 операций осуществляет преобразование сигналов вида операции в сигналы управления арифметикологическим блоком и блоком маскирования согласно таблицы.

Устройство работает следующим образом.

На регистры 1 и 2 принимаются операнды. На регистр 5 настройки заносится код, определяющий выполнение двоичных или двоично-десятичных арифметических операций, длину операндов и перенос в младший разряд. На шифратор 6 операций по одному из входов

26-36 поступает информация о виде операции, которую следует выполнить.

Операнды поступают на вход блока, где по коду операции на входе 22, по режиму работы на входы 23 и с учетом переноса на входе 24 выполняется заданная операция.

Результат с блока 3 поступает на блок 4 коррекции, где в случае двоично-десятичной арифметики производится необходимая коррекция в зависимости от того, сложение или вычитание выполнялось в устройстве. При двоичной арифметике результат передается через блок 4 коррекции без изменения на вход блока 7 маскирования. По значению длины маски, поступающей с выхода длины маски регистра 5 настройки, и разрешению маскирования, поступающему с выхода шифратора 6 операций, получаем на выходе 25 блока 7 маскирования результат, у которого в разрядах с номерами большими, чем значение кода длины маски будут нули. С выхода 25 блока 7 мас1160396 реноса из . старшего переменно—

ro разряда, как и в известном устройстве не учитывает— ся.

1

Входы Тип операции

Выходы

38

1

S3

Маска

Разумма ность

О О О

О . 1 О

О О 0

О 1 0

О

О

О

О

О

О

28

0

О

1 1 !

О, 1 О О

О О 1 О

О О 1 1

1 1 О 1

32

33 X+Y 1

34 Х-Y О

35 Маска Х О

О

О О . 0

0 О

36 . Маска Y 0

О

П р и м е ч а н и е. Х, Y - первый и второй операнды, S,,S„, S,, S,, M— позиции кода управления арифметика-логическим блоком. кирования поступает на выход 12 результата устройства.

Значения операндов с выходов регистров 1 и 2 и значение суммы с выхода блока 3 поступают на входы мультиплексоров 9, 10 и 8, где по значению кода длины маски производится выбор старших переменных разрядов операндов и оуииы. Попученд... -- чения поступают на шифратор 11 пе- реноса, на выходе которого появляется сигнал, равный единице, если имел место перенос из переменного старшего разряда блока 3, и нуль в противном случае.

При работе с двоично — деся— тичной арифметикой значение пеХЛY О

XvY О

Х О

Y О

Х®Y О

Положительный эффект изобретения состоит в сокращении количества оборудования, т уемого для реализации устройства (иэ состава устройства исключаются коммутатор и блок логических операций, объем оборудования которых существенно больше, чем введенных двух мультиплексоров, и шифратор переноса). Кроме того., в предложенном устройстве определяются также старшие переменные разряды операндов.

ll60396

1160396

ВНИИПВ Заказ 3779/46 Тираи 710 Подписиое

Филиад IIIIII "Патент", r.Óâãoðîä, Уа.Проектиая, 4