Устройство для управления памятью микрокоманд

Устройство для управления памятью микрокоманд

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ МИКРОКОМАНД, содержащее регистр признаков перехода, регистр кода операций, две группы элементов ИЛИ, две группы элементов И, группу элементов И-ИПИ, регистр микрокоманд, память микрокоманд, выход которой соединен с информационным входом регистра микрокоманд, адресный вьгкод которого соединен с первыми входами элементов И первой группы, выходы которых подключены соответственно к первым входам элементов ИЛИ первой и второй групп, выходы которьгх подключены к первой группе адресных входов памяти микрокоманд , выход регистра признака перехода подключен к первым входам элементов И-ИЖ группы, выходы которых соединены с вторыми входами элементов ИЛИ первой группы, третьи входы которых и вторые входы элементов ИЛИ второй группы соединены соответственно с выходами элементов И второй группы, первые входы которьи соединены с выходом регистра кода операций, счнхровход регистра микрокоманд соединен с входом тактовых импульсов устройства, выход микроопераций регистра микрокоманд :подключен к выходу устройства. отличающееся тем, что, с целью повьшения быстродействия, устройство содержит третью группу элементов ИЛИ, третью, четвертую и пятую группы элементов И, элемент И, два триггера, регистр признаков прерывания, регистр адреса возврата, причем выход регистра признаков прерывания подключен к первым входам элементов И третьей группы, выходы которых соединены соответственно с первыми входами элементов ИЛИ третьей группы, третьими входами элементов ИЛИ второй группы и четвертыми входами элементов ИЛИ первой группы, I вторые входы элементов И третьей /) группы подключены к прямому выходу первого триггера, инверсный выход которого к первым входам элементов И четвертой группы, вторые входы которых подключены соответственно к выходу признаков регистра микрокоманд, выход первого элемента И четвертой группы соединен с вторыми входами элементов И первой группы, С0 4 выходы которых подключены соответственно к вторым входам элементов ИЛИ третьей группы, выходы которых под09 ключены к второй грзшпе адресных входов памяти микрокоманд, адресный выход которой соединен с информационным входом регистра адреса возврата , управляющий вход которого сое динен с выходом элемента И, первый вход которого соединен с входом тактовых импульсов устройетв-а и с синхровходами первого и второго триггеров, единичные входы которых соединены с : запроса прерывания устройства, второй вход элемента И соединен с инверсным выходом второго триггера.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) + (lo 1 94

t(59 G 06 F 9 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

QYiliV (ТБЙ .

ГОСУДАРСТВЕННЫЙ HOMHTFT СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И, OTHPblTHA (21) 3686080/24-24 (22) 04.01.84 (46) 15.06.85. Бюл. Ф 22 (72) А.Б.Леонтьев, Л.А.Колосков, Д.И.Ушаков и Б.Л,Сурков (53) 681.325(088,8) (:56) Авторское свидетельство СССР

Ф 526902, кл.G 11 G 29/00, 1974.

Авторское свидетельство СССР

У 970378, кл. С 06 F 13/06, 1982. (54) (57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ПАМЯТЬЮ ИИКРОКОИАНД, содержащее регистр признаков перехода, регистр кода операций, две группы элементов

ИЛИ, две группы элементов И, группу элементов И-ИЛИ, регистр микрокоманд, память микрокоманд, выход которой соединен с информационным входом регистрамикрокоманд, адресный выход которого соединен с первыми входами элементов И первой группы, выходы которых подключены соответственно к первым входам элементов ИЛИ первой и второй групп,выходы которых подключены к первой группе адресных входов памяти микрокоманд, выход регистра признака перехода подключен к первым входам элементов И-ИЛИ группы, выходы которых соединены с вторыми входами элементов ИЛИ первой группы, третьи входы которых и вторые входы элементов ИЛИ второй группы соединены соответственно с выходами элементов

И второй группы, первые входы кото- . рых соединены с выходом регистра кода операций, синхровход регистра микрокоманд соединен с входом тактовых импульсов устройства, выход микроопераций регистра микрокоманд подключен к выходу устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит третью группу элементов ИЛИ, третью, четвертую и пятую группы элементов И, элемент И, два триггера, регистр признаков прерывания, регистр адреса возврата

Э причем выход регистра признаков прерывания подключен к первым входам элементов И третьей группы, выходы которых соединены соответственно с первыми входами элементов ИЛИ третьей группы, третьими входами элементов

ИЛИ второй группы и четвертыми входами элементов ИЛИ первой группы в Е вторые входы элементов И третьей группы подключены к прямому выходу первого триггера, инверсный выход которого подк.(юче к первым входам элементов И четвертой группы, вторые входы которых подключены соответственно к выходу признаков регистра микрокоманд, выход первого элемента И четвертой группы соединен с вторыми входами элементов И первой группы, выходы которых подключены соответственно к вторым входам элементов ИЛИ третьей группы, выходы которых подключены к второй группе адресных входов памяти микрокоманд, адресный выход которой соединен с информационным входом регистра адреса возврата, управляющий вход которого соецинен с выходом элемента И, первый вход которого соединен с входом тактовых импульсов устройства и с синхро входами первого и второго триггеров, единичные входы которых соединены с:: входом запроса прерывания устройства, второй вход элемента И соединен с инверсным выходом второго триггера, 1161943 входы сброса первого и второго триггеров соединены соответственно с выходами признаков начала и конца прерывания регистра микрокоманд, выход регистра адреса возврата соединен соответственно с первыми входами элементов И пятой группы, вторые входы которых соединены с выходом признака конца прерывания регистра микрокоманд, вьгходы элементов И пятой группы соединены соответственИзобретение относится к цифровой вычислительной технике и может быть использовано в устройствах управления памятью микрокоманд.

Цель изобретения — повышение 5 быстродействия.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит память 1 микрокоманд, регистр 2 микрокоманд, 10. первую и вторую группы элементов И

3 и 4, группу элементов И-ИЛИ 5, первую группу элементов ИЛИ б,регистр

7 кода операций, вторую группу элементов ИЛИ 8, вход 9 тактовых импуль- 15 сов устройства, регистр 10 признаков перехода, третью группу элементов И

11, регистр 12 признаков прерывания, четвертую группу элементов И 13, регистр 14. адреса возврата, пятую 2п группу элементов И 15, элемент И 16, триггер .17 вход 18 запроса прерывания устройства, триггер 19, третью группу элементов ИЛИ 20.

Предлагаемое устройство может 25 работать в следующих режимах: естественная адресация; ветвление по отдельным признакам; ветвление по группе признаков; выход на код операции; повторный выход на код операции. 3g

Каждый из указанных режимов может прерываться на уровне микрокоманд с запоминанием адреса прерванной МК текущей программы и восстановлением

:его после обслуж"чвания прерывания. 35

При естественной адресации адрес следуюдей МК в явном виде записан в ,предыдущей, Это не означает, что он формируется по какому-то закону, но с пятыми входами элементов ИЛИ первой группы, четвертыми входами элементов ИЛИ второй группы и третьими входами элементов ИЛИ третьей группы, выход второго элемента И четвертой группы соединен с вторыми входами элементов И второй группы, выходы последующих элементов И четвертой группы соединены с вторыми входами соответствующих элементов

И-ИЛИ группы. например, добавлением единицы к адресу предыдущих МК, он может быть произвольным и задается первыми К разрядами NK. Для этого режима необходимо, чтобы (К+1)-й разряд МК принял значение,. равное единице, а остальные управляющие разряды с (К+2) до 3 †значения, равные нулю. Данное условие задается при программировании.

При помощи режима естественной адресации задаются адреса большинства МК, т.е. это наиболее часто встречающийся режим.

При работе в режиме ветвления по отдельным признакам младший разряд следующей MK определяется выбранным признаком из регистра 10 признаков, снимаемым при помощи единицы в одном из Р управляющих разрядов, подаваемым на входы первого элемента

И-ИЛИ 5 группы. Остальные разряды адреса след ющей МК задаются при помощи К разрядов предыдущей МК, как и при работе в режиме естественной адресации. При этом первый разряд МК должен быть равным нулю, . чтобы он не маскировал собой обрабатывающий признак, (К+1)-й разряд равен единице, а остальные управляющие разряды, т.е. от (К+2) до f-го должны быть равны нулю, кроме одного из них, который определяет обрабатываемый признак. При этом адреса ветвей, на которые выходит микропрограмма (МП), могут находиться на любом месте памяти без каких-либо ограничений, что решает проблему равномерного и полного заполнения

3 1161 блока 1 памяти, т.е. емкость используется полностью.

Ветвление по группе признаков позволяет с одной МК выходить на несколько ветвей МП, что значительно ускоряет процесс вычислений, так как позволяет обрабатывать сразу несколько признаков при помощи всего одной МК. При отсутствии такого режима пришпось бы обрабатывать каждый признак в отдельности, что привело бы к потерям времени и удлинению МП.

Обработка нескольких признаков необходима при выполнении многих задач, в частности задачи выработки адреса операнда при обращении к оперативному запоминающему у"тройству (ОЗУ). Обычно адрес операнда вычисляется как сумма адресного смещения, задаваемого по команде, и содержимого одного или нескольких индексных регистров. Широкое внедрение индексных регистров в ЭВМ требует задан .е их номеров в команде при помощи кода признаков. В предлагаемом устройстве выход на МП, обработка требуемого индексного регистра из некоторого их числа .осуществляется в один прием, что резко повышает скорость вычислений, т.е. в конечном счете производительность всей

ЭВМ, в которой применяется данное устройство.

В

Большая гибкость указанного режима позволяет применять его в различных 35 устройствах и решать разнообразные задачи без изменения схем. Например, укаэанный режим оказывается весьма эффективным при выпол. енин команд типа условного перехода, в которых 40 кроме кода операции используется большое поле дрполнительных признаков, определяющих тип условного перехода.

45 .Режим ветвления по группам признаков осуществляется подачей соответствующих признаков на вход адреса памяти МК в качестве адресных разрядов. Признаки поступают íà вхор 50 блока 1 памяти через элементы И-ИЛИ 5 при появлении единиц в соответствующих управля.ощих разрядах (К+2) до

f-ro MK. При этом поле кода признаков может быть переменным от раз- 55 рядов до одного. Остальные разряды. адреса блока 1 памяти NK при этом можно задавать произвольно при

943 4 помощи первых К разрядов МК, пр;«eM (K+1)-й разряд МК должен быть равным единице.

Выбранный ме rop адресации, кроме увеличения быстродействия, значительно упрощает программирование, что, в конечном итоге, ускоряет разработку матобеспечения.

Режим выхода на код операции служит для выхода на МК обработки команд и не требует особых пояснений.

Необходимо только указать, что в этом случае первые j разрядов адреса равны коду операции команды, а осталь ные — нулю.

В режиме повторного выхода на код операции разряды адреса MK от

1 (j+1) до К-ro определяется соответствующими разрядами MK. Указанный .режим необходим для перехода от частей МП, общих для нескольких команд, к частям индивидуальным для каждой команды.

В исходном состоянии устройство работает в одном из перечисленных режимов. Триггеры 17 и 19 находятся в нулевых состояниях, на регистре 14 записывается текущий возвратный

К-разрядный адрес NK. Однако его содержание не проходит на элементы

ИЛИ через закрытые элементы И 15.

Содержание регистра 12 также не проходит на сборку через закрытые элементы И 1i. ф ресные разряды от

А> до А -го формируются сборкой от элементов И 3, 4, 5 и 13. Микропрограммные ((+1) и (1+2) -й разряды записаны в MII нулями, а (К+ )-й

I разряд — единицей.

Поступивший на шину 18 запрос прерывания совместно с тактовым сигналом 9 перебрасывает 3 -К-триггеры 17 и 19 в единичные состояния, после чего инверсный выход триггера

17 запрещает прохождение сигнала 9 через элемент И 16 на разрешающий вход регистра 14. При этом в нем остается возвратный адрес МК, по которому необходимо возвратиться

I к исполнению МЕ после обслуживания прерывания.

Инверсный выход триггера 19, находящийся в нулевом состоянии, снимает разрешение с элементов

И 13, При этом выходные разряды регистра 2 МК от 1 до (К+4)-ro и выходные разряды регистра 7 не поступают на элементы ИЛИ 6, Вн 20.

5 116

Прямой выход триггера 19, находящнйоя в единичном состоянии, разрешает прохождение содержимого регистра 12 признаков прерывания через элементы И 11, ИЛИ 20 на вход блока 1 памяти, которые являются начальным адресатом ИК обслуживания прерывания. ((+1)-й разряд регистра 2 в первой MK обслуживания прерывания, назначенный программой равным единице, совместно с сигналом 9 устанавливает триггер 19 в исходное нулевое состояние по заданному фронту. При этом с второй ИК обслуживания прерывания на элементы ИЛИ 6, 8 и 20 разрешается прохождение содержимых ре1943 гистров 7 и 10, отключаются выходы регистра 12.

Далее выполняются MK обслуживания прерывания. В заключительной ИК во

5 всех разрядах MK программно записываются нули, кроме (+2)-ro разряда, в который записывается единица.

Единица (+2)го разряда открывает элементы И 15. При этом адрес MK

30 прерванной микропрограммы, записанный ранее в регистре 14, поступает на вход блока 1 памяти через элементы ИЛИ 6, 8, 20 (нулевые выходы разрядов от 1 до (1+1)-ro последней

15 MK не оказывают влияния на вход блока

1 памяти).

Далее продолжается прерванная работа.

11б1943

Заказ 3969/50

Тираж ?10

Подписное

ВНИИХИ Государственного коиитета СССР по делаи изобретений и открытий

1 13035, Москва, И-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. У кгород, ул. Проектная, 4

Составитель Л. Логачева

Редактор Л. Алексеенко ТехредЛ.Мартянова Корректор С. Шекмар