Устройство для модификации адреса зон памяти при отладке программ

Устройство для модификации адреса зон памяти при отладке программ

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ.МОДИФИКАЦИИ АДРЕСА ЗОН ПАМЯТИ ПРИ ОТЛАДКЕ ПРОГРАММ , срдержащее коммутатор, регистр числа, счетчик адреса, первый и второй блоки элементов И, блок анализа признаков, распределитель импульсов , первьй и второй элементы И, элемент задержки и первый элемент ИЛИ, причем информационный вход и вход начальной установки устройства соединены соответственно с информационHbiM входом коммутатора и установочным входом блока анализа признаков, первый и второй выходы KdTOporo соединены с управляющими входами коммута-. тора, тактовый вход устройства соединен с тактовым входом блока анализа признаков, с тактовым входом распределителя импульсов и первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом Плюс единица счетчика адреса, вход признака.коица массива записываемой информации устройства соединен с входом начальной установки блока анализа признаков и входом останова распределителя импульсов, первьй, второй и третий выходы которого соединены соответственно с вторым входом первого элемента И, с первым и вторым входами второго элемента И, выход второго элемента И соединен с вторым входом первого элемента -ШШ, выход которого через элемент задержки соединен с первыми входами первого и второго блоков элементов И, первый Ивторой выходы коммутатора сгединены соответственно с информационным входом регистра числа и входом младших разрядов счетчика адреса, выходы регистра числа и счетчика адреса соединены соответственно с вторыми входами первого (Л и второго блоков элементов И, выходы которых являются соответственно числовым и адресным выходами устройства , о тличающееся тем что, с целью уменьшения объема блока отладочной памяти, в устройство введены регистр исходного базоОд вого адреса, регистр фиксированного базового адреса, регистр присвоенно$ го базового адреса, схема сравнения, третий и четвертый элементы И и вто4 4 рой элемент ИЛИ, причем третий выход коммутатора соединен с входом регистра исходного базового адреса, выход которого соединен с первым входом схемы сравнения и первым входом третьего элемента И, вьрсод регистра фиксированного базового адреса соединен с вторым входом схемы сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертого элемента И и вторым входом третьего элемента И, вход установки присваи

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК.

4(1> С 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ilO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3575212/24-24 (22) 08.04.83 (46) 15.06.85. Бюл, ¹ 22 (72) Я.М.Будовский, Л.О,Беспалов и А.H.Ìåëüíèê (53) 681 3(088.8) (56) 1. Флорес И. Внешние устройства ЭВМ. М., "Мир", 1975, с. 153.

2, Авторское свидетельство СССР

¹ 542240, кл. G 06 F 3/00, 1975.

3. Авторское свидетельство СССР № 834693, кл. С 06 F 5/00, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ.МОДИФИКАЦИИ

АДРЕСА ЗОН ПАМЯТИ ПРИ ОТЛАДКЕ ПРОI PAMM, содержащее коммутатор, регистр числа, счетчик адреса, первый и второй блоки элементов И, блок ана лиза признаков, распределитель импульсов, первый и второй элементы И, элемент задержки и.первый элемент ИЛИ, причем информационный вход и вход начальной установки устройства соединены соответственно с информационным входом коммутатора и установочным входом блока анализа признаков, первый и второй выходы которого соеди-. нены с управляющими входами коммутатора, тактовый вход устройства соединен с тактовым входом блока анялиза признаков, с тактовым входом распределителя импульсов и первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом "Плюс единица счетчика адреса, вход признака, конца массива записываемой информации устройства соединен с входом начальной установки блока анализа признаков и входом останова распредепителя

„„SU „„1161944 A импупьсов, первый, второй и третий выходы которого соединены сбответственно с вторым входом первого элемента И, с первым и вторым входами второго элемента И, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, выход которого через элемент задержки соединен с первыми входами первого и второго блоков элементов И, первый и второй выходы коммутатора соединены соответственно с информационнь1м входом регистра числа и входом младших разрядов счетчика адреса, выходы регистра числа и счетчика адреса соединены соответственно с вторыми входами первого и второго блоков элементов И, выходы которых являются соответственно числовым и адресным выходами устройства, о т л и ч а ю щ е е с я тем что, с целью уменьшения- объема блока отладочной памяти, в устройство введены регистр исходного базового адреса, регистр фиксированного базового адреса, регистр присвоенного базового адреса, схема сравнения, третий и четвертый элементы И и второй элемент ИЛИ, причем третий выход коммутатора соединен с входом регистра исходного базового адреса, выход которого соединен с первым входом схемы сравнения и первым входом третьего элемента И, выход регистра фиксированного базового адреса соединен с вторым входом схемы сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертого элемента И и вторым входом третьего элемента И, вход установки присваиваемого базового адреса устройства соединен с информационным входом регистра присвоенного базового адреса, выход которого соединен с вторым входом четвертого элемента И, выходы третьего и четвертого

1161944 элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход кото— рого соединен с входами старших разрядов счетчика адре— сов.

Изобретение относится к вычислительной технике и может быть исполь ) зовано для формирования адресночисловой информации, фиксируемой в блоке памяти. 5

Известно устройство, вырабатывающее информацию, которая в дальнейшем записывается в отладочные блоки памяти, причем запись информации осуществляется с помощью программных инструкций 1t.

Недостатком таких устройств является низкое быстродействие, обусловленное большим временем реализации программы с помощью ЭВМ.

Известно устройство, которое содержит датчик информации, кодирующий блок и буферный запоминающий блок, причем запись информации в буферный запоминающий блок осуществляется последовательно с нулевого адреса(2).

Недостатками этого устройства являются низкое быстродействие вследствие необходимости считывать и перезаписывать весь объем информации, накопленный в буфернбм блоке памяти, а также значительная сложность устройства, связанная с наличием в его составе буферного блока памяти. 30

Наиболее близким к предлагаемому по технической сущности является .преобразователь кодов, который содержит коммутатор, регистр числа, регистр адреса, усилители, блок анали- З5 за признаков, распределитель сигналов, элементы И, ИЛИ, элементы задержки. Он обеспечивает формирование адресной информации аппаратными средствами, в результате чего ускоряется l0 формирование адресно-числовых данных для блока памяти. Следствием этого является повышение быстродействия и упрощение преобразователя кодов (3 ).

2 В некоторых случаях, например при отладке программ задач специализированных ЦВМ, возникает необходи мость переадресации массивов передаваемой информации, т.е. записи информации в отладочные блоки памяти не в соответствии с исходным базовым адресом, подготовленным на входе коммутатора, а в другую, например свободную, зону, т.е. в соответствии с базовым адресом, назначенным оператором. При этом исходная адресная информация, подготовленная на входе коммутатора, должна оставаться неизменной. Переадресация массива информации при записи в произвольные зовы отладочной памяти расширяет функциональные возможности устройства и позволяет сократить информационную емкость отладочной памяти.

Известное устройство не обеспечивает реализацию такого режима переадресации, что в ряде случаев при отладке программ задач ограничивает его функциональные возможности, Цель изобретения — уменьшение объема блока отладочной памяти.

Поставленная цель достигается тем, что в устройство для модификации адреса зон памяти при отладке программ, содержащее коммутатор, регистр числа, счетчик адреса, первый и второй блоки элементов И, блок анализа признаков, распределитель импульсов, первый и второй элементы И, элемент задержки и первый элемент ИЛИ, причем информационный вход и вход начальной установки устройства соединены соответственно с информационным входом коммутатора и установочным входом блока анализа признаков, первый и второй выходы которого соединены с управляющими входами.та ИЛИ, выход которого соединен с входами старших разрядов счетчика адресов.

На фиг. 1 представлена блок-схема предлагаемого устройства для модификации адреса эон памяти, на фиг. 2 и 3 — соответственно блок-схема блока анализа признаков и распределения импульсов.

Устройство содержит коммутатор 1, регистр 2 числа, счетчик 3 адреса, первый и второй блоки элементов И 4 и 5, блок 6 анализа признаков, первый элемент 7 задержки, первый элемент ИЛИ 8, первый 9 и второй 10 элементы И, распределитель 11 импульсов, регистр 12 исходного базового адреса, регистр 13 фиксированного базового адреса, регистр 14 присвоенного базового адреса, схему !5 сравнения, третий 16 и четвертый 17 элементы И, второй элемент ИЛИ 18.

Каждый из регистров 12, 13 и !4 конструктивно представляет собой, например, набор триггеров, количество которых определяется разрядностью базового адреса.

Информационный вход 19 устройства соединен с информационным входом коммутатора 1, вход 20 начальной установки устройства соединен с установочным входом блока 6 анализа признаков, первый и второй выходы которого соединены с управляющими входами коммутатора 1. Тактовый вход 21 устройства соединен с тактовым входом блока 6 анализа признаков, тактовым входом распределителя 11 импульсов и первым входом первого элемента И 9, выход которого соединен с первым входом первого элемента ИЛИ 8 и входом "Плюс единица" счетчика 3 адреса. Вход 22 признака конца массива записываемой информации соединен с входом начальной установки блока 6 анализа признаков и входом останова распределителя 11 импульсов, первый, второй и третий выходы которого соединены соответственно с вторым входом первого элемента И 9, первым и вторым входами второго элемента И 10..15

Выход второго элемента И 10 сое/ динен с вторым входом первого эле55 мента ИЛИ 8, выход которого через элемент 7 задержки соединен с управляющими входами первого 4 и второго 5 блоков элементов И.

3 161944 4 коммутатора, тактовый вход устройства соединен с тактовым входом блока анализа признаков, с тактовым входом распределителя импульсов и первым входом первого элемен- та И, выход которого соединен с первым входом первого элемента ИЛИ и входом "Плюс единица" счетчика адреса, вход признака конца массива записываемой информации устрой1О ства соединен с входом начальной установки блока анализа признаков и входом останова распределителя импульсов, первый, второй и третий выходы которого соединены соответственно с вторым входом первого элемента И, с первым и вторым входами второго, элемента. И, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, выход которого через элемент задержки соединен с первыми входами первого и второго блоков элементов И, первый и второй выходы коммутатора соединены соответственно с информационным входом регистра числа и входом младших разрядов счетчика адреса, выходы регистра числа и счетчика адреса соединены соответственно с вторыми входами первого и второго блоков элементов И, выходы которых являются соответственно числовым и адресным выходами устройства, введены регистр исходного базового адреса, регистр фиксированного базового адреса, регистр присвоенного 35 базового адреса, схема сравнения, третий и четвертый элементы И и второй элемент ИЛИ, причем третий выход коммутатора соединен с входом регистра исходного базового адреса, 40 выход которого соединен с первым входом схемы сравнения и первым входом третьего элемента И, выход регистра фиксированного базового адреса соединен с вторым входом схемы, 45 сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертого элемента И и вторым входом третьего элемента И, вход установки присвоен- 50 ного базового адреса устройства соединен с информационным входом регистра присвоенного базового адреса, выход которого соединен с вторым входом четвертого элемента И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемен- .

1161944

Выход числа и младших разрядoai адреса коммутации соединен соответственно с информационным входом регистра 2 числа и входами младших разрядов счетчик 3 адреса, выходы регистра 2 числа и счетчика 3 адреса соединены соответственно с информационными входами первого 4 и второго 5 блоков элементов И, выходы которых являются соответственно 10 числовым 23 и адресным 24 выходами устройства.

Выходы старших разрядов адреса . коммутатора 1 соединены с входами регистра 12 исходного базового ад- 15 реса, выход которого соединен с первым входом схемы 15 сравнения и первым входом третьего элемента И 16, Выход регистра 13 фиксированного базового адреса соединен с вторым 20 входом схемы сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертого элемента И 17 и вторым входом третьего элемента И 16. 25

Вход 25 установки присвоенного базового адреса соединен с информационным входом регистра 14 присвоенного базового адреса, выход которого соединен с вторым входом четвер- З0 того элемента И 17. Выходы третьего 16 и четвертого 17 элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ 18, выход которого соединен с входами старших разрядов счетчика 3 адреса.

Блок 6 анализа признаков содержит первый и второй триггеры 26 и 27, пятый и шестой элементы И 28 и 29 40 и элемент НЕ 30, выход которого соединен с первым входом шестого элемента И 29. Выход пятого элемента И

28 подключен к первому входу первого триггера 26, а выход шестого эле- 4> мента И 29 — к второму входу первого триггера 26 и первому входу второго триггера 27. Вход элемента НЕ 30 и первый вход пятого элемента И 28 соединены и являются входом начальной установки блока 6 анализа признаков, вторые входы пятого и шестого элементов И 28 .и 29 соединены и являются тактовым входом блока 6 анализа признаков, третий вход первого триггера 26 и второй вход второго тригге- . ра 27 соединены и являются входом начальной установки блока 6. Выходы первого и второго триггеров 26 и 27 являются соответственно первым и вторым выходами блока 6 анализа признаков.

Распределитель 11,импульсов содержит счетчик 31, третий и четвертый триггеры 32 и 33 и второй элемент 34 задержки.

Первый и второй входы счетчика 31 являются соответственно тактовым входом и входом останова блока 11, второй вход счетчика 31 соединен с первыми входами третьего 32 и четвертого 33 триггеров, а выход счетчика 31 соединен с первыми входами третьего 32 и четвертого 33 триггеров, а выход счетчика 31 соединен с вторым входом третьего триггера 32, выход которого подключен к входу второго элемента 34 задержки, выход которого подключен к второму входу четвертого триггера 33 и является первым выходом распределителя 11 импульсов.

Выходы четвертого. триггера 33 и счетчика 31 являются соответственно вторым и третьим выходами распределителя 11 импульсов.

Устройство работает следующим образом.

Информация, представленная в двоичном коде, с информационного входа 19 поступает на вход коммутатора 1, который по сигналам из блока 6 производит ее распределение на адресную и числовую. Каждое информационное слово, приходящее на вход коммутатора 1, сопровождается тактовым импульсом, поступающим на вход 21 устройства, При этом перед первым и после последнего передаваемого слова соответственно на входы 20 и 22 устройства поступают сигналы. "Начальная установка" и "Признак конца массива". Блок 6 анализирует наличие этих сигналов на своих входах.

В исходном состоянии перед началом поступления очередного массива информации с выходов блока 6 и первого и второго выходов блока 11 поступают в блок 1 и на элементы 9 и 10 потенциалы, запрещающие прохождение информации через блок 1 и тактовых импульсов через элемент И 9, а с третьего выхода блока 11 — разрешающий потенциал. При появлении на входе 20 устройства

1161

7 сигнала "Начальная установка" на входе пятого элемента И 28 формиру- ° ется разрешающий потенциал, на входе шестого элемента И 29 — запрещающий. В результате, при наличии первого тактового импульса триггер 26 изменяет свое состояние, и на вход коммутатора 1 поступает разрешение на пррождение слова, поступающего на его информационный вход, на выхо- 10 ды младших и старших разрядов коммутатора 1. При этом младшие разряды адреса поступают на одноименные входы счетчика 3 адреса, а старшие разряды (исходный базовый адрес) — 15 на вход регистра 12 исходного базового адреса.

Код базового адреса, определяющий адрес зоны передаваемой инфор- мации, с выхода регистра 12 посту- 20 пает на первый вход третьего элемента И 16 и на первый вход схемы 15 сравнения, где сравнивается с фиксированным базовым адресом. зоны, поступающим на второй вход 25 схемы 15 сравнения с выхода регистра 13 фиксированного базового адреса.

Предварительно с входа 25 устройства устанавливается в регистре 14 присвоенный базовый адрес зоны передаваемой информации.

При совпадении исходного базового адреса, поступающего на вход устройства с фиксированным базовым адресом, находящимся на регистре 13, на выходе равенства схемы 15 сравнения вырабатывается разрешающий сигнал, поступающий на первый вход четвертого элемента И 17, при этом на выходе неравенства схемы 15 сравнения и соответственно на.втором . входе олемента И 16 вырабатывается запрешающий сигнал, В результате, на выход четвертого элемента И 17 и далее на второй вход второго элемента ИЛИ 18 проходит присвоенный базовый адрес с выхода регистра 14.

В.результате, присвоенный базовый адрес с выхода второго элемента ИШП8 поступает на вход старших разрядов счетчика 3 адреса.

Перед выдачей второго слова на информационный вход 19 устройства сигнал начальной установки на входе 20 снимается, соответственно этому на выходе элемента НЕ 30

944 появляется сигнал разрешения, и второй тактовый импульс с входа 21 проходит через элемент И 28, в результате чего триггеры 26 и 27 изменяют свое состояние.

При этом информационное слово с входа .19 устройства проходит на числовой выход коммутатора 1 и далее на регистр 2 числа. Одновременно от второго тактового импульса на выходе счетчика 31 формируется импульс, который, благодаря наличию разрешающего сигнала на втором выходе блока 11, проходит через элементы И 10, ИЛИ 8, элемент 7 задержки на управляющие входы первого 4 и второго 5 блоков элементов И.

В результате, числовая и адресная информация с регистра 2 числа и счетчика 3 адреса через блоки элементов И 4 и 5, поступает на числовые 23 и адресные 24 выходы устройства.

Импульс, сформированный на выходе счетчика 31, изменяет также состояние триггера 32. В результате, через некоторый интервал времени, определяемый элементом 34 задержки, до прихода очередного тактового импульса изменят свое состояние триггер 33, и на вторых входах элементов И 9 и 10 формируются соответственно сигналы разрешения и запрета прохождения импульсов.

При поступлении на информационный вход 19 устройства третьего и последующих слов и сопровождающих их тактовых импульсов на входе 21 состояние блоков 6 и 11 не меняется. В результате,происходит передача третьего и последующих слов с информационного входа 19 устройства на регистр 2 числа. Одновременно каждый сопровождающий слово тактовый импульс с входа 21 устройства через элемент И 9 проходит на вход "Плюс единица" счетчика 3 адреса, формируя при этом следующий адрес массива, и через элементы ИЛИ 8 и 7 задержки на управляющие входы блоков элементов И 4 и 5. В результате, происходит передача числа и адреса с регистра 2 числа и счетчика 3 адреса на выходы 23 и 24 устройства соответственна. В результате, массив, информации, соответствующий на входе устройства базовому адресу, занесенному в регистр 12, 1161944

4, !

Фиг.! на выход устройства передается с базовым адресом, занесенным в регистр 1 присвоенного базового адреса, т.е. происходит переадресация массива информации.

При несовпадении базового адреса, поступающего íà первый вход схемы 15 сравнения с выхода регистра 12, с фиксированным базовым адресом на втором входе схемы 15 сравкения, на выходах равенства и неравенства схемы 15 сравнения вырабатываются соответственно запрещающий и разрешающий сигналы. В результате, базовый адрес с выхода регистра 12 исходного базового адреса через третий элемент И 16 проходит на первый вход второго элемента ИЛИ 18 и далее на вход старших разрядов счетчика 3 адреса, т.е. исходный базовый адрес переписывается в счетчик 3 адреса, и следовательно, переадресации массива информации не происходит.

После поступления последнего слова массива на входе 22 признака конца массива формируется сигнал, поступающий на соответствующие входы блоков 6 и 11 и приводящий устройство в исходное положение.

Технико-экономическое преимущество предлагаемого устройства заключает я в том, что оно позволяет производить модификацию адреса зон памяти, т.е. переадресацию массивов информации без изменения исходного адреса, эа счет чего расширяются функциональные возможности устройства и сокращается объем отладочной памяти.

1161944

Фиг 2

Составитель И.Сигалов

Техред Ж.Кастелевич Корректор И.Муска

Редактор Л.Алексеенко

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 3970/51 Тираж 710 Подписное

ВНИИПИ Государственного комитета, СССР по делам изобретений и открытий

113035, Моеква, Ж-35, Раушская наб., д. 4/5.