Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАКЯЦЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр, блок кодирования, блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопителя соединены с выходами формирователя адресных сигналов , а другие входы - с выходами входного регистра, одни из входов которого подключены к выходам блока кодирования, первые и вторые входы сумматоров по модулю два соединены содтветственно с входами и с одними из выходов блока коррекции, а выходы - с входами выходного регистра , одни из выходов которого являются выходами устройства, другие входы входного регистра соединены с входами блока кодирования и являются информационными входами устройства , отличающееся тем, что, с целью повышения достоверности контроля и быстродействия . устройства, в неро введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы , дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы - к выходам адресного накопителя, выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопителя подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов ИЛИ второй группы, первые входы которых (Л подключены к выходам входного регистра , а вторые входы - к выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы - с одними из выходов блока коррекции, вторые входы элементов ИЛИ первой группы подключены к выхоОд дам второго коммутатора, вхгды которого соединены с одними из выходов 00 ассоциативного накопителя, другие входы и выходы которого подключены соответственно к выходам формирователя адресных сигналов и к входам дешифраторов , выходы которых соединены с управляющими входами первого и второго коммутаторов и входам элементов ИЛИ третьей группы, выходы которых подключены к входам элементов НЕ.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (!9) (Il) К АВТОРСКОМУ СВИДЕТЕПЪСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ЛО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3689502/24-24 (22) 04.01.84 (46) 15.06.85. Бюл. Р 22 (72) С.О. Малецкий и В.Н. Горшков (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

Р 556501, кл. С 11 С 29/00, 1977.

2. Авторское свидетельство СССР .

М 926726, кл. G 11 С 29/00, 1982 (прототип). (54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр, блок кодирования, блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопителя соединены с выходами формирователя адресных сигналов, а другие входы — с выходами входного регистра, сдни из входов которого подключены к выходам блока кодирования, первые и вторые входы сумматоров по модулю два соединены соответственно с входами и с одними из выходов блока коррекции, а выходы — с входами выходного регистра, одни из выходов которого являются выходами устройства, другие входы входного регистра соединены с входами блока кодирования и являются информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля и быстродействия . устройства, в не о введены ассоциa G 11 С 29ЯЫ

1» ъ :., .- =1

«» » „й .,;:Д ьйь.:с г;.:,"! .л. ативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы, дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ

::ервой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы — к выходам адресного накопителя, выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопителя подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов ИЛИ второй группы, первые входы которых подключены к выходам входного регистра, а вторые входы — к выходам эле- С" ментов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы — с одними из выходов блока коррекции, вторые входы элементов

ИЛИ первой группы подключены к выхо-. дам второго коммутатора, вхо ды которого соединены с одними из выходов ассоциативного накопителя, другие входы и выходы которого подключены соответственно к выходам формирователя адресных сигналов и к входам дешифраторов, выходы которых соединены с управляющими входами первого и второго коммутаторов и входам элементов фр

ИЛИ третьей группы, выходы которых подключены к входам элементов HE.

Ибt994 устройства.

I l0

Изобретение относится к вычислительной технике и может быть исполь/ зовано при создании запоминающих устройств на базе интегральных запоминающих устройств.

Известно запоминающее устройство с автономным контролем, содержащее накопитель, адресный блок, входной регистр, группы сумматоров по модулю два, блок коррекции информаиции, блок определения кратности ошибок, блок кодирования и выходной регистр Я .

Недостатком такого устройства является его низкое быстродействие при возникновении двух и более ошибок в слове.

Наиболее близким техническим решением к изобретению является запоминающее устройство с автономным контролем, содержащее накопитель, соединенный по входам с адресным блоком, выходами входного регистра и первыми входами сумматоров по модулю два первой группы, выхоцы нако- 25 пителя подключены к входам блока коррекции, вторым входам сумматоров по модулю два и первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с З0 выходами блока коррекции, выходы . сумматоров по модулю два первой группы соединены с входами блока определения кратности ошибок, выходы которого соединеныс первой группой входов З5 входного регистра, вторая группа вхо. дов которого подключена к шинам записи информации и входам блока кодирования, выходы которого соединены с третьей группой входов входного 40 регистра, соответствующий вход которого соединен с соответствующим входом блока кодирования и шиной записи нуля, выходы сумматоров по модулю два соединены с входами выходного 45 регистра (2).

Однако и данное устройство характеризуется низким быстродействием и недостаточной достоверностью контро- 50 ля считываемой информации, так как в нем для исправления ошибок, кратность которых не превышает корректирующую способность кода, требуется два цикла записи и один цикл считывания 55 в режиме записи информации и один цикл считывания в режиме считывания информации.

Цель изобретения — повышение достоверности контроля и быстродействия

Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр, блок кодирования, блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопителя сое динены с выходами формирователя адресных сигналов, а другие входы — с выходами входного регистра, одни из входов которого подключены к выходам блока кодирования первые и вторые входы сумматоров по модулю два соединены соответственно с входами и с одними из выходов блока коррекции, а выходы — с входами выходного регистра, одни из выходов которого являются выходами устройства, другие входы входного регистра соединены с входами блока кодирования и являются информационными входами устройства, введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы, дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы — к выходам адресного накопителя, выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопителя подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов HJIH второй группы, первые входы которых подключены к выходам входного регистра, а вторые входы — к выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы — с одними иэ выходов блока .коррекции, вторые входы элементов ИЛИ первой группы подключены к выходам втор го коммутатора, входы которого соединены с одними из выходов ассоциативного накопителя, другие входы и выходы которого подключены соответственно к выходам формирователя адресных сигналов и

1,1 61994 4 к входам дешифраторов, выходы которых соединены с управляющими входами первого и второго коммутаторов и входами элементов ИЛИ третьей группы, выходы которых подключены к входам элементов НЕ.

На чертеже представлена функциональная схема предложенного устрой-.

10 ства.

Устройство содержит адресные входы 1, формирователь 2 адресных сигналов, адресный накопитель 3, входной регистр 4, блок 5 кодирования.

На чертеже обозначены информационные входы 6 устройства. 15

Устройство содержит также первую группу элементо- И 7, первую группу элементов ИЛИ 8, блок 9 коррекции, группу сумматоров 10 по модулю два, выходной регистр 11 с выходами 12, ассоциативный накопитель 13, содержащий функциональную часть 14 для размещения содержимого отказавших разрядов, признаковую часть 15 для хранения номеров отказавших разрядов д и аргументную часть 16 для запоминания адресов отказавших ячеек накопителя 3, вторую группу элементов

И 17, вторую группу элементов ИЛИ 18, первый 19 и второй 20 коммутаторы, дешифраторы 21, третью группу элементов ИЛИ 22, элементы НЕ 23.

На чертеже обозначены входы 24, 25, 26 и выходы 27 и 28 ассоциативного накопителя 13.

Предложенное устройство работает следующим образом, Двоичное кодовое слово, содержащее п разрядов, принимается в регистр 4. При этом k разрядов из п (где k (n) являются информационными.

Они поступают по входам 6 как в регистр 4, так и на блок 5, с которого n-k контрольных разрядов подаются в регистр 4, Принятое кодовое слово записывается в чакопитель 3 по адресу, поступившему по входам 1 через формирователь 2.

В режиме считывания информации при отсутствии ошибок на выходах бло-Ж ка 9 нули, следовательно, и в при1 знаковых частях 15 накопителя 13 также нули, Это приводит к нулевым сигналам на всех входах деыифраторов 21, а значит, и на всех и выходах каждого из дешифраторов 21. Следовательно, коммутаторы 19 и 20 заперты, а на выходе элементов HE 23 единичные сигналы, Считанное из накопителя 3 кодовое слово через открытые элементы И 7, элементы ИЛИ 8 без подмены разрядов поступает на входы блокс 9 и на первые входы сумматоров 10. В силу отсутствия ошибок блок 9 формирует нулевые сигналы на одних из выходов, которые обеспечивают передачу всех разрядов кодового слова через сумматоры 10 без изменения для приема его в регистр 11, из которого информационные разряды выдаются на выходах 12 устройства.

При обнаружении первой ошибки i-го разряда в режиме считывания по какому-либо адресу на 1-м выходе одних из выходов блока 9 сформирована единица, поступающая на второй вход

i-ro сумматора 10, где происходит исправление i-ro разряда слова перед приемом его в регистр 11, Единица из блока 9 поступает также на второй вход i-ro элемента И 17 . На других выходах блока 9 будет сформирован код номера отказавшего разряда, поступающий на входы частей 15 накопителя 13. С формирователя 2 на входы частей 16 накопителя 13 подается код адреса ячейки, в которой обнаружена ошибка, Адрес ячейки и номер отказавшего разряда записывается в часть 16 и часть 15 соответственно первой ячейки накопителя 13. Код номера i-го разряда по- ступает на первый из дешифраторов

21, ьа i-м выходе которого формируется единичный сигнал, подаваемый на управляющий вход коммутатора 19.

Правильное значение i-ro разряда с регистра 11 через i-й элемент И 17 подается на второй вход i-го элемента ИЛИ 18, на первом входе которого нуль, поступающий с регистра 4.

С i-го элемента ИЛИ 18 значение

i-го разряда поступает на коммутатор I9, затем через его выход подается на первый из входов 24 накопителя 13, где это значение запоминается в части 14 первой ячейки, с

При повторном обращении к накопителю 3 по данному адресу с" целью считывания .слова происходит обращение и к первой ячейке накопителя 13.

С его части .15 и части 14 считываются код номера 1-го разряда и правильное значение информации i-го разряда соответственно. Код номера разряда через соответствующие выходы 28 по1161994

10 ступает на первый иэ дешифраторов

21, на его i-м выходе формируется единичный сигнал, подаваемый на уп равляющий вход коммутатора 20 и на вход i-го элемента ИЛИ 22. Нулевой сигнал с выхода i-го элемента НЕ 23 группы закроет i-й элемент И 7, чем запрещается прохождение неправильного значения i-го разряда с накопителя 3. Правильное значение i-го разряда через первый из выходов 27 накопителя 13 и коммутатор 20 поступает на i-й элемент ИЛИ 8, где подменяет неправильное значение i-го разряда, считанного с накопителя 3. 15

На регистр 11 и блок 9 при этом подается правильное значение кодового слова, Если в цикле записи потребуется запись новой информации по данному 20 адресу, то в части 14 первой ячейки накопителя 13. будет запомнено первоначальное значение i-го разряда. Ïðoизводится это следующим образом.

Значение i-ro разряда с выхода ре- 5 гистра 4 подается на первый вход

i-го элемента ИЛИ 18, на втором входе которого нуль, так как при этом с регистра 11 поступают нули. С элемента ИЛИ 18 значение i-ro разряда, ЗО как показано выше, через коммутатор

19 поступает в накопитель 13.

Если возникла новая ошибка в другом разряде в результате чтения информации из накопителя 3 по адресу, по которому ранее была обнаружена ошибка, данные о которой зафиксированы в накопителе 13, то новая ошибка будет обнаружена и исправлена рассмотренным способом. В следующие часть 16 и часть 14 ячейки накопителя 13, в части 16 которой записан рассматриваемый адрес ячейки накопителя 3, будет занесен соответственно номер и правильное значение очередного отказавшего разряда. При . повторном обращении к накопителю 3 по данному адресу в считываемой информации будут применяться уже значения двух отказавших разрядов. Аналогичным образом, в предлагаемом устройстве могут корректироваться ошибки большей кратности.

Таким образом, в предложенном устройстве применяется ассоциативный накопитель для коррекции ошибок большой кратности, что повышает до говерность контроля накопителя. Причем запись информации производится эа один цикл записи, а считывание— за один цикл считывания, ч результате чего быстродействие устройства повышается в 3 раза по сравнению с прототипом при записи информации и наличия ошибки.

Технико-экономическое преимущество предложенного устройства заключается в более высокой достоверности контроля и более высоком быстродействии по сравнению с прототипом.!

161994

2б

Составитель Т. Зайцева

Редактор М. Келемеш Техред А.Бабинец

Корректор В. Бутяга

Подписное.

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 3974/53 Тирам 584

ВНИИПИ Государственного комитета СССР по делам изобретениЦ и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5