Устройство для коррекции микрокоманд

Устройство для коррекции микрокоманд

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДОЯ КОРРЕКЦИИ ШКРОКОМАНД, содержащее блок памяTHj выходной регастр, блок фррьмрования кода Хэмьшнга, схему сравнения , регистр , дешифратор , сумматор по модулю два, триггер блокировки, регистр микрокоманд , первый элемент И, причем выход блока памяти соединен с инфор .мациоыным входом выходного регистра , выход информационных разрядов которогосоединен с входом блока формирования кода Хэмминга и первым информационным входом сумматора по модулюдва, первый выход блока форьмрования кода Хэмминга соединен с первым входом схемы сравнения, выход контрольных разрядов выходного регистра соединен с вторым входом схемы сравнения, выход которой соединен с входом триггера блокировки и регистра синдромов, выход которого соединен с вxoдa м дешифратора, первый выходкоторого соединен с вторым входом сумматора по модулю два, выход сумматора по модулю два связан с информационным входом блока памяти, прямой выход триггера Г , I . ----ЛЛ. блокировки соединен с вторым входом выходного регистра, вход синхронизации устройства соединен с тактовым входом выходного регистра, тактовым входом регистра синдромов, входами синхронизации триггера блокировки , регистра микрокоманд и первым входом первого элемента И, инверсный выход триггера блокировки связан с вторым входом первого элемента И, выход которого соединен с входом записи блока памяти, выход контрольных разрядов выходного регастра соединен с третьим информационным входом сумматора по модулю два, выход регистра микрокоманд соединен с выходом микро (Л команд устройства, отличающееся тем, что, с целью повышения быстродействия, в устройство введены регистр адреса, два коммутатора , буферный регистр адреса, элемент ИЛИ, второй элемент И, триггер адреса слова, регистр ошибок, причем выход регистра адреса связан 05 4 с адресным входом блока памяти н информационным входом буферного регистра адреса, выход которого соединен с О первым информационным входом первосо го коммутатора, выход которого соединен с информационным входом регистра адреса, прямой выход триггера блокировки соединен с управляющим входом первого коммутатора, первым входом второго элемента И, входом разрешения записи буферного регистра адреса, первым установочным входом триггера адреса слова и является выходом блокировки устройства, адресный вход устройства соединен с вторым информа-ционным входом первого коммутатора

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1164709 А

4(s1) G 06 F 11/08 у

Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1 3, Н kBTOPCNONM СВИДЕтВЪСтЕМ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Г)О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ)Т)Ф блокировки соединен с вторым входом

; выходного регистра, вход синхрониформационным входом буферного регистра адреса, выход которого соединен с первым информационным входом перво- го коммутатора, выход которого соединен с информационным входом регистра адреса, прямой выход триггера блокировки соединен с управляющим входом первого коммутатора, первым входом второго элемента И, входом разрешения записи буферного регистра адреса, :(21) 3687429/24-24 (22) 09.01.84 (46) 30.06.85. Бюл. У 24 (.72) А.П.Запольский, А.И.Иодгорнов,,А.Я.Костинский и А.М.Шугаев (53) 681.3(088.8) (56) Авторское свидетельство СССР В 8409 )2, кл . G 06 F )1 /08, 1982 .

Патент США У 3573728, . кл . 340 †1.5, 1971.

Авторское свидетельство СССР

У 615478, кл. G 06 F 9/22, 1978. (54)(57) УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ .МАКРОКОМАНД, содержащее блок памяти, выходной регистр, блок форьжроваиия кода Хэмминга, схему сравнения, регистр синдромов, дешифратор, сумматор по модулю два, триггер блокировки, регистр микрокоманд, первый элемент И, причем выход блока памяти соединен с инфор,мационным входом выходного регистра, выход информационных разрядов которого соединен с входом блока формирования кода Хэмминга и первым информационным входом сумматора по модулю- два, первый выход блока формирования кода Хэмминга соединен с первым входом. схемы сравнения, выход контрольных разрядов выходного регистра соединен с вторым входом схемы сравнения, выход которой соединен с входом триггера блокировки и регистра синдромов, выход которого соединен с входаья дешифратора, первый выход которого соединен с вторым входом сумматора по модулю два, выход сумматора по модулю два связан с информационным входом блока памяти, прямой выход триггера зации устройства соединен с тактовым входом выходного регистра, тактовым входом регистра синдромов, входаьы синхронизации триггера блокировки, регистра микрокомацд и первым входом первого элемента И, инверсный выход триггера блокировки связан с вторым входом первого элемента И, выход которого соединен с входом записи блока памяти, выход контрольных разрядов выходно-, го регистра соединен с третьим информационным входом сумматора по модулю два, выход регистра микрокоманд соединен с выходом макрокоманд устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены регистр адреса, два коммутатора, буферный регистр адреса, элемент ИЛИ, второй элемент И, триггер адреса слова, регистр ошибок, причем выход регистра адреса связан с адресным входом блока памяти и инпервым установочным входом триггера адреса слова и является выходом блокировки устройства, адресный вход устройства соединен с вторым информационным входом первого коммутатора

1164709 и с вторым установочным входом триггера адреса слова, выход которого связан с управляющим входом второго коммутатора, выход которого соединен,, с информационным входом регистра микрокоманд, выход сумматора по модулю два соединен с первым информационным входом второго коммутатора, выход второго элемента И соединен с первым информационным входом р е ги стр а ошибок, выход которого .является выходом ошибок устройства, выход элемента . ИЛИ соединен с вторым входом второ1

Изобретение относится к вычислительной технике и может быть исполь- зовано при построении устройств мик1.опрограммного управления.

Цель изобретения — повышение быстродействия.

Изобретение корректирует случайные ошибки, возникающие в управляющей памяти процессора в процессе цикла коррекции. При этом введение режима коррекции не требует удлинения цикла процессора (в -сравнении с прототипом), что в конечном счете ведет к повышению быстродействия процессора. 15

На фиг. 1 изображена схема устройства для выборки микрокоманд; на фиг. 2 - временная диаграмма работы устройства.

Устройство для выборки м крокоман->О ды (фиг. I) содержит блок памяти 1, выходной регистр 2, блок 3 формирования кода Хэмминга, сумматор по модулю два 4, схему сравнения 5, регистр 6 синдромов, дешифратор 7, элемент ИЛИ 8, триггер 9 блокировки, первый элемент И 10, регистр ошибок 11, регистр 12 адреса, буферный регистр 13 адреса, первый коммутатор 14, регистр 15 микроко манд, второй коммутатор 16, триггер

17 адреса слова, второй элемент

И I 8,,адресный вход устройства 19, выход блокировки устройства 20, выход микрокоманд устройства 21, выход ошибок устройства 22, вход го элемента И, выход регистра синдромов соединен с входом, элемента

ИЛИ, второй выход дешифратора соединен с вторым информационным входом регистра ошибок, вход синхронизации устройства соединен с тактовыми входами регистра ошибок, регистра адреса буферного регистра адреса и тригге.ра адреса слова, вторсй выход блока формирования кода Хэмминга соединен с вторым информационным входом второго коммутатора.

2 синхронизации устройства 23. Выход блока памяти 1 соединен с информационным входом выходного регистра

2. Выход информационных разрядов выходного регистра 2 соединен с входом блока 3 формирования кода

Хэмминга и первым информационным входом сумматора по модулю два 4.

Выход сумматора по модулю два 4 соединен с информационным входом блока памяти 1. Первый выход блока 3 формирования кода Хэмьынга соединен с первым входом схемы сравнения 5.

Выход контрольных разрядов выход ного регистра 2 соединен с вторым входом схемы сравнения 5. Выход схемы сравнения 5 соединен с входом регистра 6 синдромов, выход которого соединен с входами дешифратора

7 и элемента ИЛИ 8. Первый выход дешифратора 7 соединен с вторым входом сумматора по модулю два 4.

Выход схемы сравнения 5 соединен с входом триггера 9 блокировки. Прямой выход триггера 9 блокировки соединен с первым входом второго элемента И 18, Второй информационный вход регистра 11 ошибок соединен с вторым выходом дешифратора

7. Выход регистра 12 адреса соединен с адресным входом блока памяти

1 и информационным входом буферного регистра !3 адреса. Выход буферного регистра 13 адреса соединен с первым информационным входом первого коммутатора 14, Выход первого ком3 !164709 4 мутатора 14 соединен с информацион- ной регистр 2 двойного слова код ным входом регистра 12 адреса. Ин- Хэмминга, который сравнивается схеформационный вход регистра 15 мик- мой сравнения 5 с .кодом Хэмминга

У рокоманп соединен с выходом второго считанным из блока памяти . I . Резулькоммутатора 16. Управляющий вход таты. сравнения (синдромы ) з аносятвторого коммутатора 16 соединен с ся в регистр 6 синдромов. Кроме товыходом триггера 17 адреса слова. ro, блок 3 формирования кода ХэмминВыход первого элемента И 10 соеди- га формирует разряды паритета для нен с входом записи блока памяти 1.

Первый информационный вход второго !О ного слова для гередачи слова для гередачи в централькоммутатора 16 соединен с выходом ныи процессор, сумматора по модулю два 4. Инверс- Если синдромы ненулевые на выхо1 ныи выход триггера 9 блокировки де дешифратора 7 появится номер сбойсоединен с вторым входом первого ного бита и байта. В соответствии элемента И 10. Второй вход втоРого 15 с этим на сумматоре по модулю два элемента И IS соединен с выходом эле- 4 инвертируется нужный бит считанмента ИЛИ 8. Выход второго элемента ного из блока памяти I двойного

18 соединен с первым информационным слова. входом регистра l! ошибок. Адресный Адрес считываемого из б рес считываемого из блока памявход устройства 18 соединен с вторым 2О ти 1 двойного слова со о слова, содержащего информационным входом первого комму- микрокоманду, находится в регистре татора 14 и первым установочным вхо- 12 адреса. Этот же адрес находится дом триггера 17 адреса слова. Прямой в буферном регистре !3 адреса IIep- . выход триггера 9 блокировки соединен вый коммутатор 14 опре определяет прис первым установочным входом триггера д ем адреса в регистр 12 (I адреса ад7 адреса слова, .входом разрешения эа- рес может заноситься как как с адресписи буферного регистра 13 адреса, . ного входа устройства 19, так и вторым входом выходного, регистра 2, из буферного регистра 13 ) .

3 адреса) . а также с управляющим входом первого Микрокоманда зан крокоманда заносится в регистр коммутатора 14 и выходом блокировки l5 микрокоман дп устройства 20. Выход регистра 15 мик- ды равна четырем байтам, поэтому рокоманд соединен с выходом микро- выделение нужно ние нужного слова из считанкоманд устройства 21. Выход регистра ного двойного сло го слова для занесения ! ошибок соединен с выходом ошибок в регистр 5 ми гистр микрокоманд осуществляустройства 22. ется посредством второго коммутаВход синхронизации устройства 23 З5 тора 16 у правляет вторым коммутатосоединяется с первым входом первого ром 16 триггер !7 адреса слова, коэлемента И 10, тактовыьы входами ре- торый устанавлива пЪ устанавливается в зависимости гистра 6 синдромов, регистра 12 ад- от состояния мл т состояния младшего разряда ад- . реса, входами синхронизации регист- 40 реса поступающего с адресного вхора 15 микрокоманд и триггера 9 бло- да устройства 19. кировкн, а также с тактовыми входа- 1 ми выходного регистра 2, буферного Ненулевые синдРомы вызывают Усрегистра 13 адреса, триггера 17 ад», тановкУ в "О" .тРиггеРа 9 блокиРовреса слова и регистра )1 ошибок. . ки . НУлевое с стоЯние этого тРиггеВторой выход блока 3 формирования, Ра блокиРУет пРием в выхоДной Рекода Хэмминга соединен с вторым ин- гистр 2 H буферныи Регистр 13 адформационным входом второго комму- . Реса БлокируеTcH TaK®e изменение татора 16. триггера 17 адреса слова. Выход триггера 9 блокировки через выход

Выход контрольных разрядов выход- N блокировки устройства 19 поступает ного регистра 2 соединен с третьим в процессор, где блокирует дейстинформационным входом сумматора по вие микрокоманды, находящейся в модулю ва 4. ду ю дв 4. регистре !5 микрокоманд. Триггер

Микропрограммы хранятся в блоке 9 блокировки разрешает пеоедачу памяти 1 и считываются в выходной 5 через первый элемент И 10 строба, записи в блок памяти I.

Блок 3 формирования кода Хэммии- С помощью элемента ИЛИ 8 и втога формирует для принятого в выход- рого элемента И !8 проверяется пра1164709 вильность установки триггера 9 блокировки. Любой ненулевой синдром с выхода регистра 6 синдромов через элемент ИЛИ 8 поступает на вход второго элемента И IS. Если триггер 9 блокировки при этом находится в "1", то на выходе второго элемента И 18 появится сигнал ошибки, который заносится в регистр

11 ошибок. Туда же заносится признак двойной ошибки иэ дешифратора 7.

На временной диаграмме работы устройства для выборки ьмкрокоманд приняты следующие условные обозначения, а — установка регистра 12 адреса; б — установка буферного регистра 13 адреса, в — прием микрокоманды в регистр 15 микрокоманд

r — изменение состояния триггера

9 блокировки; д — запись в блок памяти I скорректированной микрокоманды; е — прием данных из блока памяти 1 в выходной регистр 2.

Устройство для выборки микрокоманд работает следующим образом.

Иикрокоманда заносится в регистр

15 микрокоманды до окончания текущего цикла процессора. Она дешифрируется и по состоянию ее адресной части по адресному. входу устройства

1S через первый коммутатор 34 в регистр 12 адреса заносится адрес следующей микрокоманды. Этот адрес поступает в блок памяти, где начинается выборка следующей микрокоманды. Одновременно анализируется считанное двойное слово, содержащее данную микрокоманду, на наличие в . нем ошибок. В случае единичной ошибки устанавливается в "0" триггер блокировки (в исходном состоянии он в "1"). Он блокирует прием двойного слова иэ блока памяти 1 в выходной регистр 2, а также блокирует

S изменение триггера 17 адреса слова, Тем самым в следующем цикле (цикле коррекции) в регистр !5 микрокоманд заносится скорректированная микрокоманда.

В цикле коррекции по нулевому состоянию триггера 9 блокировки блокируется изменение буферного регистра 13 адреса. В этом случае îí хранит адрес сбойного двойного слова.

fS Этот адрес передается; в регистр 12 адреса через первый коммутатор 14.

Тсм самым вместо адреса очередной ьикрокоманды, сформированного в результате дешифрации сбойной микро20 команды, в регистр 12 адреса заносится адрес, по которому осуществляется запись скорректированного двойного слова.

В следующем цикле производится

2S выборка очередной микрокоманды и выполнение скорректированной микрокоманды. В памяти сбойная микрокоманда оказывается скорректированной, поэтому при последующей выборщ ке этой микрокоманды необходимость в цикле коррекции отпадает.

Таким образом, устройство позволяет начинать выполнение микрокоманды, не дожидаясь результатов

35 анализа считанного из памяти двойного слова, содержащего эту микрокоманду. Время анализа составляет около 307. длительности цикла процессора. Тем самым повышается быстродействие устройства.

1164709 рог.f

i--йцикл фгюи р- (1)-оцйбы

P8h /1/Ñ/

Ю

У г д е

Составитель И.Сигалов

Редактор В. Ковтун Техред М. Пароцай Корректор Г. Решетник

Заказ 4188/46 Тираж 710 Подпи сное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., p. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная. 4