Микропроцессор
Иллюстрации
Реферат
I . МИКРОПРОЦЕССОР, содержащий операционный блок, первый блок модис кации адреса, первый регистр шкрокоманд и первый блок памяти микрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памя1ти микрокоманд , выход которого соединен с информационным входом первого реги-. стра микрокоманд, вход сброса которого соеданен с входом начальной установки первого блока модификации адреса и с входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора , информационный вход мкpoпpoцeccopa подключен к информационному входу операционного блока , адресный и информационный выходы которого являются соответственно адресным и информационным выходами микропроцессора, о т л ичающий ся тем, что, с целью повьшения производительности, он содержит второй блок модификации адреса, второй блок памяти микрокоманд , второй регистр микрокоматщ, блок проверки условий, первый и второй мультиплексоры, блок формирования вреиенных интервалов, содержащий три 1К-триггера и Элемент ИЛИ, блок коррекции фазы, содержащий два IK-триггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора , восемь элементов И, два элемента ИЛИ-НЕ и три элемента ИЛИ, причем выход поля адреса первого (О регистра микрокоманд соединен с первыми информационными входами с jnepBoro и второго блоков модификации адреса, вторые информационные входы которых-соединены с выходом поля адреса второго регистра микрокоманд , выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и вторым информационными входами первого мультиплексора, первая, вторая и третья группы выходов коЮ торого подключены соответственно к группе управляюпщх выходов микроПроцессора , к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена с группой адресных входов второго блока памяти микрокоманд, выход которо
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (! 9) (I )) 4(5I) G 06 F 15/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMY СВИДЕТЕЛЫТВУ (2 ) 368 7753/24-24 (22) 05..01.84 (46) 30.06.85. Бюл. II 24
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
fO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (72) !0,Я. Пушкарев и Д. В, Полонский. . (53) 68! .325(088.8) Ф (56) !. Авторское свидетельство СССР (" !04523l, кл. G 06 Р 15/00, .!982.
2. Прангишвилли Н .В. Микропроцессоры и микро-ЭВМ. М., "Энергия", 1979, с. 9! (прототип). ($4) (57) . МИКРОПРОЦЕССОР, содержащий операционный блок, первый блок модификации адреса, первый регистр мнкрокоманд и первый блок памяти макрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памяти микрокоманд, выход которого соединен с информационным входом первого реги-. стра микрокоманд, вход сброса которого соединен с входом начальной установки первого блока модификации адреса и с входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора, информационный вход м кропроцессора подключен к информационному входу операционного блока, адресный и информационный выходы которого являютея соответст-венно адресным и информационным выходами микропроцессора, о т л ич а ющи и с я тем, что, с целью повышения производительности,. он содержит второй блок модификации адреса, второй блок памяти микрокоманд, второй регистр микрокоманд, блок проверки условий, первый и второй мультипЛексоры, блок форжрования временных интервалов, содержащий три IK-триггера и элемент
ИЛИ, блок коррекции фазы, содержащий два IK-триггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора, восемь элементов И, два элемента ИЛИ-НЕ и три элемента ИЛИ, причем выход поля адреса первого регистра микрокоманд соединен с первыми информационными входами первого и второго блоков модификации адреса, вторые информационные входы которых-соединены с выходом поля адреса второго регистра макрокоманд, выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и вторым информационнымн входаьж первого мультиплексора, первая, вторая и третья группы выходов которого подключены соответственно к группе управляющих выходов микропроцессора, к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена с группой адресных входов второго блока памяти микрокоманд, выход которо1164721
Fo соединен с информационным входом второго регистра микрокоманд, вход сброса которого соединен с входом начальной установки второго блока формирования адреса, с входом начальной установки микропроцессора и с входами сброса первого и второго IK-триггеров блока коррекции фазы, входы синхронизации которых соединены с первыми входами первого и ,второго элементов И блока коррекции фазы, с входами синхронизации первого, второго и третьего IK-триггеров блока формирования временных интервалов и с входом синхронизации MHKропроцессора, I- и К-входы первого и второго триггеров блока коррекции .фазы подключены соответственно к шине единичного потенциала и к выходу первого элемента И блока управления формированием следующего адреса, единичный и нулевой выходы первого IK-триггера блока коррекции фазы подключены соответственно к первым входам первого и второго сумматоров по модулю два блока коррекции фазы, вторые входы которых соединены с единичным выходом второго
IK-триггера блока коррекции фазы, выход первого сумматора по модулю два блока коррекции фазы соединен с вторым входом первого элемента
И блока коррекции фазы, выход которого соединен с входаьи синхронизации второго регистра микрокоманд и второго блока модификации адреса, . выход второго сумматора по модулю два блока коррекции фазы соединен с управляющимн входами первого и второго мультиплексоров и с вторым входом второго элемента И блока коррекции фазы, выход которого соединен с входам синхронизации первого регистра микрокоманд и первого блока модификации адреса, первыи, второй и третий управляющие входы которого соединены соответственно с выходами первого элемента ИЛИ блока управления формированием следующего адреса, второго элемента И блока управления форжрованием следующего адреса и первого элемента
ИЛИ-НЕ блока управления формированием следующего адреса, первый, второй и третий управляющие входы второго блока модификации адреса соединены соответственно с вйходами второго, третьего элементов ИЛИ блока управления формированием следующего адреса и второго элемента ИЛИ-НЕ блока управления форьмрованием следующего адреса, первый информационный вход первой группы второго мультиплексора соединен с первым выходом признака перехода первого регистра микрокоманд, с инверсным входом третьего элемента И блока управления формированием следующего адреса, с первым входом четвертого элемента И блока управления формированием следующего адреса и с первым инверсным входом пятого элемента И блока управления формированием следующего ад— реса, выход которого соединен с первыми входами первого элемента ИЛИ блока управления формированием следующего адреса и первого элемента
ИЛИ-НЕ блока управления формированием следующего адреса, второй вход которого соединен с вторым входом первого элемента ИЛИ блока управления формированием следующего ацреса, с первым входом третьего элемента ИЛИ блока управления формированием следующего адреса и с первым выходом первого дешифратора блока управления формированием следующего адреса, вход которого соединен с вторым входом признака перехода первого регистра микрокоманд и с вторым информационным входсм первой группы второго мультиплекссра, первый информационный вход второй группы которого соединен с первым выходом признака перехода второго регистра микрокоманд, с первым входом шестого элемента И блока управления форьированием следующего адреса и с инверсным входом второго элемента И блока управления формированием следующего адреса, первый вход которого соединен с прямым входом третье—
ro элемента И блока управления формированием следующего адреса, с вы ходом седьмого элемента И блока управления формированием следующего адреса и с I-входом первого IK-триггера блока формирования временных интервалов, второй информационный вход второй группы второго мультиплексора соединен с вторым выходом признака перехода второго регистра микрокоманд и с входом второго дешифратора блока управления формированием ( следующего адреса, первый выход которого соединен с первыми входами
1164721 второго элемента ИЛИ блока управления формированием следующего адреса и второго элемента ИЛИ вЂ” НЕ блока упранления формированием следующего адреса, второй вход которого соединен с вторым выходом второго дешифратора блока управления формированием следующего адреса„ с вторым входом второго элемента ИЛИ, блока управления форформированием следующего адреса и с третьим входом первого элемента ИЛИ блока управления формированием следующего адреса, четвертый вход которого соединен с третьим входом первого элемента ИЛИ-НЕ блока управления формированием следующего адреса, с выходом четвертого элемента И блока управления формированием следующего адреса и с вторым входом третьего элемента ИЛИ блока управления форжрованием следующего адреса, третий вход которого соединен с третьим входом второго элемента ИЛИ блока управления формированием следующего адреса, с выходом шестого элемента
И блока управления формированием следующего адреса, с третьим входом второго элемента ИЛИ-НЕ блока упранления формированием следующего адреса и с прямым входом восьмого элемента И блока управления формированием следующего адреса, выход которого соединен с пятым входом первого элемента ИЛИ блока управления формированием следующего адреса, шестой вход которого соединен с четвертым входом первого элемента ИЛИНЕ блока управления формированием следующего адреса и с вторым выходом первого дешифратора блока управления формированием слецующего адреса, выход первого IK-триггера блока формирования временных интервалов соединен с I†- входом второго IK-триггера блока формирования временных интерналон, с первым входом элемента ИЛИ блока формирования временных интервалов, со стробирующим входом третьего дешифратора блока управления формированием следующего адреса с
1 вторыми входами четвертого и шестого элементов И блока управления формированием следующего адреса и с пря.мым входом пятого элемента И блока управления формированием следующего адреса, второй инверсный вход которого соединен с инверсным входом восьмого элемента И блока управления форжрованием следующего адреса, с К вЂ” входами первого и второго
П<-триггеров блока формирования временных интервалов и с выходом второго IK — триггера блока формирования . временных интервалов, I-вход третьего IK-триггера блока формйрования временных интервалов соединен с первым выходом третьего дешифратора блока управления формированием следующего адреса, второй выход которого соединен с первыж входами первого и седьмого элементов И бло- ка управления формированием следующего адреса, вторые входы которых соединены соответственно с первым выходом второго мультиплексора и выходом блока проверки условий, второй выход нторого мультиплексора соединен с входом третьего цешифратора блока управления формированием следующего адреса, выход третьего элемента И блока управления формированием следующего адреса соединен с четвертым входом третьего элемента ИЛИ блока управления формированием следующего ад" реса, К-вход и выход третьего IK, триггера. блока форжрования временных интервалов соединены с вторым входом элемента ИЛИ блока фор. мирования временных интервалов, выход которого соединен с входом останова операционного блока.
2. Микропроцессор по п. 1, о тл и ч а ю шийся тем, что каждый из блоков модификации адреса содержит регистр, сумматор и три мультиплексора, причем группа выходов перзого мультиплексора соединена с первой группой входов сумматора и является группой выходов блока, первый информационный вход первого мультиплексора соединен с выходом регистра, информационный вход которого соединен с выхоцом второго мультиплексора, первый информационный вход которого соединен с выходом сумматора, вторые информационные входы первого и второго мультиплексоров соединены с выходом третьего мультиплексора, первый и второй информационные входы которого являются соответственно пер- . вым и вторым информационными входаж блока, вход синхронизации регистра и вход сброса регистра являются соответственно входом синхронизации
116472I блока и входом начальной установки блока, управляющие входы первого, нторого и третьего мультиппексоров являются соответственно первым, вторым и третьим управляющими входами блока, вход мпадшего разряда нторой группы входов сумматора подключен к шине единичного потенциала, остапьные входы второй группы сумматора подключены к шине нулевого потенциала.
3. Микропроцессор по пп. 1 и 2, отличающийся тем, что!
Изобретение относится к вычислительной технике и может быть ис польэовано для обработки данных в системах управления.
Известен ьякропроцессор, содержа- 5 щий центральный блок обработки данных, блок микропрограммного управления, блок памяти и конвейерный регнстp jl) .
Недостатком этого мнкропроцес- 10 сора конвейерного типа является низкая производительность, обусловпенная неоптимапьным циклом мнкроко манды, а также непроизводительной затратой времени при выполнении каж- 15 дого условного перехода.
Наиболее близким к предлагаемому является микропроцессор, содержащий операционный блок, блок модификации адреса, регистр микрокоманд и щ блок памяти микрокоманд, причем группа выходов блока модификации адреса соединена с группой адресных входов. блока памяти микрокоманд, выход которого соединен с информационным входом регистра макрокоманд, вход сброса которого соединен с входом начальной установки блока модификации адреса и с входам начальной установки макропроцессора, вход .синхронизации операционного блока соединен с нходом синхронизации жкропроцессора, информационный вход микропроцессора подключен к информационному входу операционного блока, адресный и информационный выходы которого являются соответственно ад- блок проверки условий содержит мультиплексор по модулю цва, причем группа информационных входов мультиппексора янляется группой информационных входов блока, выход мультиплексора соединен с первым входом сумматора по модулю два, выход которого является выходом блока, управляющие входы мультиплексора и второй нход сумма— тора по модулю два являются управляющими входами. группы блока.
2 ресным и информационным выходами мюкропроцессора (2) .
Недостатком данного ьжкропроцессора также является низкая производительность,,обусповленная следующими факторами.
Цикл микрокоманды н данном микропроцессоре выбирается из расчета максимапьной длительности цикла работы либо операционного блока, либо управляющей части (генератор последовательности адресов, блок памяти микрокоманд); глав Теп >Т,1,Д а .7 где с — длительность цикла микрокоманды;
Т „ — цикл работы операционного блока;
Т,„- цикл работы управляющей части микрокоманды.
При построении микропроцессора на элементнои базе одной и той же .технологии перечисленные компоненты имеют соизмеримые .значения быстродействия и Т „ >Т „. В результате этого цикл микрокоманды оказывается длиннее оптимального значения, равного Т .
Кроме того, при конвейерном принципе выполнения микрокоманд выборка мнкрокомаццы опережает на цикл,ее выполнения, в результате чего при выполнении условных переходов следующая после условного перехода микрокоманда выбирается рань
I 164721 ше, чем формируется логическое ус.ловие, определяющее направление перехода. Поэтому при каждом условном переходе в микропрограмме предусматривается холостая микрокоманда, выполняющая функцию задержки на один цикл, Таким образом, выполнение каждой микрокоманды условного перехода осуществляется эа два цикла макрокоманды.
Целью изобретения является повышение производительности микропроцессора.
Поставленная цель достигается тем, что в микропроцессор, содержащий операционный блок, первый блок модификации адреса, первый регистр
1жкрокоманд .и первый блок памяти
1икрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памяти микрокоманд, выход которого соединен с информационным входом первого регистра микрокоманд, вход сброса которого соединен с входом начальной установки первого блока модификации адреса и с.входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора, информационный вход микропроцессора подключен к информаци- онному входу операционного блока, адресный и информационный выходы которого являются соответственно адресным и информационным выходам микропроцессора, введены второй блок модификации адреса, второй блок памяти микрокоманд, второй регистр микрокоманд, блок проверки условий, первый и второй мультиплексоры, блок формирования временных интервалов, содержащий три
IK-.òðèããåðà и элемент ИЛИ, блок коррекции фазы, содержащий два IKтриггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора, .восемь элементов И, два элемента
ИЛИ-НЕ и три элемента ИЛИ, причем выход паля адреса первого регистра микрокоманд соединен с первыьи информационными входами первого и второго блоков модификации адреса, вторые информационные входы которых соединены с выходом поля адреса второго регистра микрокоманд, выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и
5 вторым информационными входами первого мультиплексора, первая, вторая и третья группы выходов которого подключены оответственно к группе управляющих выходов wz10 ропроцессора, к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с
15 группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена группой адресных входов второго блока памяти микрокоманд
t выход которого соединен с информационным входом второго регистра микрокоманд, вход сброса которого:. соединен с входом начальной установки второго блока формирования ад25 реса, с входом начальной устанрвки микропроцессора и с входами сброса первого и второго IK-триггеров бло. ка коррекции фазы, входы синхронизации которых соединены с первыми
30 входами первого и второго элементов И блока коррекции фазы, с входа,к синхронизации первого, второго и третьего IK-триггеров блока формирования временных интервалов и с
35 входом синхронизации микропроцессора, Е- и К-входы первого и второго IK-триггеров блока коррекции фазы подключены соответственно к шине единичного потенциала и к выходу
40 первого элемента И блока управления формированием следующего адреса, единичный и нулевой выходы ïåðвого IK-триггера блока коррекции фазы подключены соответственно к пер45 вым входам первого и второго сумматоров по модулю два блока коррекции фазы, вторые входы которых соединены с единичным выходом второго IK-триггера блока коррекции
50 фазы, выход первого сумматора по мо. дулю два блока коррекции фазы соединен с вторым входом первого элемента И блока коррекции фазы, выход которого соединен с входами синх55 ронизации второго регистра ьякрокоманд и второго блока модификации, адреса, выход второго сумматора пс модулю два блока коррекции фазы
1164721 соединен с управляющими входами пер ного и второго мультиплексоров и с вторым входом второго элемента И блока коррекции фазы, выход которого соединен с входами синхро- 5 ниэации первого регистра микрокоманд и первого блока модификации адреса, перный, второй и третий управляющие входы которого соединены соответственно с выходами первого элемента ИЛИ блока, управления формированием следующего адреса, второго элемента И блока управления формированием следующего адреса и первого элемента ИЛИ-НЕ блока управления формированием следующего адреса, первый, второй и третий управляющие входы второго блока модификации ад" реса соединены соответственно с вы,1 ходами второго, третьего элементов
ИЛИ блока управления формированием, следующего адреса и второго элемента ИЛИ-НЕ блока управления формированием следующего адреса, первый информационный вход первой группы
25 второго мультиплексора соединен с первым выходом признака перехода первого регистра микрокоманд, .с инверсным входом третьего элемента
И блока управления формированием сле-30 дующего адреса,- с первым входом четвертого элемента И блока управления формированием следующего адреса и с первым инверсным входом пятого элемента И блока управления формиро- 35 ванием следующего адреса, выход которого соединен с первыми входами первого элемента ИЛИ блока управления формированием следующего адреса . и первого элемента ИЛИ-НЕ блоха уп- 4р ранления форжрованием следующего адреса, второй вход которого соединен с вторым входом первого элемента ИЛИ блока управления формированием следующего адреса, с первым вхо-45 дом третьего элемента ИЛИ блока управления формированием следующего адреса и с первым выходом первого дешифратора блока управления формированием следующего--адреса, вход кото- 50 рого соединен с нторым входом признака перехода первого регистра микрокоманд и с вторым информационным входом первой группы второго мультиплексора, перный информационный вход второй группы которого соединен с первым выходом пркннака перехода второго регистра жкрокоманд, с первым входом шестого элемента И блока управления формированием следующего адреса и с инверсным входом второго элемента И блока управления формированием следующего адреса, первый вход которого соединен с прямым входом третьего элемента И блока управления формированием следующего адреса, с выходом седьмого элемента
И блока управления форьжрованием следующего адреса и с I-входом первого
IK-триггера блока формирования временных интервалов, второй информационный вход второй группы второго мультиплексора соединен с вторым выходом признака перехода второго регистра микрокоманд и с входом второго дешифратора блока управления формированием следующего адреса, первый выход которого соединен с первыьж входами второго элемента ИЛИ блока управления формированием следующего адреса и второго элемента
ИЛИ вЂ блока управления формированием следующего адреса, второй вход которого соединен с вгорым выходом второго дешифратора блока. управления формированием следующего адреса, с вторым входом второго элемента
ИЛИ блока управления формированием следующего адреса и с третьим входом первого элемента ИЛИ блока управления формированием следующего адрет са, четвертый вход которого соединен с третьим входом первсго элемента
ИЛИ-НЕ блока управления формированием следующего адреса, с выходом четвертого элемента И блока управления формированием следующего адреса и с вторым входом третьего элемента ИЛИ блока управления формированием следующего адреса, третий вход которого соединен с третьим входом второго элемента ИЛИ блока управления формированием следующего адреса, с выходом шестого элемента И . блока управления формиронанием следующего адреса, с третьим входом второго элемента ИЛИ-НЕ блока управления формированием следующего адреса и с прямым входом восьмого элемента И блока управления формированием следующего адреса, выход кото- рого. соединен с пятым входом первого элемента ИЛИ блока управления формированием следующего адреса, шестой вход которого соединен с четэ вертым входом первого элемента ИЛИ1164721
НЕ блока управления формированием
1 следующего адреса и с вторым выходом первого дешифратора блока управления формированием следующего адреса, выход первого IK-триггера блока формирования временных интервалов соединен с I-входом второго
ХК-триггера блока форжрования временных интервалов, с первым входом элемента ИЛИ блока формирования временных интервалов, со стробирующим входом третьего дешифратора блока управления формированием сле-. дующего адреса, с вторыми входами четвертого и шестого элементов И блока управления формированием следующего адреса и с прямым входом пятого элемента И блока управления формированием следующего адреса, второй инверсный вход которого соединен с инверсным входом восьмого элемента И блока управления формированием следующего адреса, с k -вхо- . дами первого и второго IK-триггеров блока формирования временных ин- тервалов и с выходом второго IKтриггера блока формирования временных интервалов, I-вход третьего
IK-триггера блока формирования временных интервалов соединен с первым 30 выходом третьего дешифратора блока управления .формированием следующего адреса, второй выход которого соединен с первыми входами первого и седьмого элементов И блока управления формированием следующего адреса, вторые входы которых соединены соответственно с первым выходом второго мультиплексора и выходом блока проверки условий, второй выход второго мультиплексора соединен с входом третьего дешифратора блока управления формированием следующего адреса, выход третьего элемента И блока управления форвырованием следующего адреса соединен е четвертым входом третьего элемента ИЛИ блока управления формированием следуюш го адреса, К-вход и выход третьего К-триггера бло- у ка формирования временных интервалов соединены с вторым входом элемента ИЛИ блока формирования вре менных интервалов, выход которого соединен с входом останова-опера- у ционного блока.
Кроме того, каждый из блоков модификации адреса содержит регистр, сумматор и три мультиплексора, причем группа выходов первого мультиплексора соединена с первой группой входов сумматора и является группой выходов блока, первый информационный вход первого мультиплексора соединен с выходом регистра, информационный вход которого соединен с выходом второго муль-, типлексора, первый информационный вход которого соединен с выходом сумматора, .вторые информационные входы первого и второго мультиплексоров соединены с выходом третьего мультиплексора, первый и второй информационные входы которого являются соответственно первым и вторы информационными входами блока, вход синхронизации регистра и вход сброса регистра являются соответственно входом синхронизации блока и входом начальной установки блока, управляющие входы первого, второго и третьего мультиплексоров являются соответственно первым, вторым и третьим управляющими входами блока, вход младшего разряда второй группы входов сумматора подключен к шине едиI ничного потенциала, остальные входы второй группы сумматора подключены ъ к шине нулевого потенциала.
При этом блок проверки условий содержит мультиппексор и сумматор по модулю два, причем группа информационных входов мультиплексора является группой информационных входов блока, выход мультиплексора соединен с первым входом сумматора по модулю два, выход которого является выходом блока, управляющие входы мультиплексора и второй вход сумматора по модулю два являются управляюпрюt ми входаьм группы блока.
На фиг. изображена схема предлагаемого микропроцессора; на фиг.2схема операционного блока, на фиг.Зсхема блока модификации адреса, на
4иг. 4 — схема блока коррекции1 на фиг. 5 — схема блока проверки условий; на фиг. 6 — схема блока формирования временных интервалов, на фиг. 7 — схема мультиплексора; на фиг. 8 — схема блока управления форькрованием следующего адреса, на фиг. 9 — блок-схема алгоритма функционирования жкропроцессора; на фиг. 10-14 — временные диаграммы! !64721
25
35
40 работы микропроцессора на фиг. 15графики зависимостей времени выполнения микрепрограмм в предлагаемом и известном устройствах, Микропроцессор содержит операционный блок 1, блоки 2 и 3 модификации адресов, блоки 4 и 5 памяти микрокоманд, регистры 6 и 7 микрокоманд, блок 8 коррекции фазы, блок
9 проверки условий, блок 10 формирования временных интервалов блок I I управления формированием следующего адреса, мультиплексоры
12 и 13, адресный выход 14, информационный выход 15, управляющий выход 16, информационный вход
17, вход 18 синхронизации и вход
19 начальной установки.
Операционный блок I (фиг. 2) содержит адресный 20 и информационный 21 регистры, группу регистров 22 общего назначения, дешифратор 23 . приемника результата, мультиплексор 24 операндов, сумматор 25, группы операционных элементов 26 И, 27 ИЛИ, 28 НЕ, сдвигатепь 29, группы коммутирующих элементов
30-35 И, дешифратор 36 операций, группу элементов 37 ИЛИ, элементы
38и 39 И.
Каждый из блоков 2,и 3 модифика-, ции адреса (фиг, 3) содержит регистр 40, счетчик 41 первый 42, второй 43 и третий 44 мультиплексоры.
Блок 8 коррекции фазы (фиг, 4) содержит первый 45 и второй 46 IKтриггеры, первь1й 47 и второй 48 сумматоры по модулю два и при- емный 49 и второй 50 элементы И.
Блок 9 проверки условий (фиг.5) содержит мультиплексор 5! и сумматор 52 по модулю два.
Блок 10 формирования временных интервапов (фиг. 6) содержит три
53, 54 и 55 IK- òðèããåðà и элемент
56 ИЛИ.
Мультиплексор 12 и 13 (фиг. 7) содержат первый 57 и второй 58 блоки элементов И и блок 59 элементов ИЛИ.
Блок !1 управления формированием следующего адреса (фиг. 8) содержит третий 60, второй 61 и первый 62 дешифраторы, первый 63, четвертый 64, седьмой.65,шестой 66, пятый 67, третий 68, восьмой 69 и второй 70 элементы И, второй 71
55 и третий 72 элементы ИЛИ, второй элемент ИЛИ-HE 73, первый элемент
ИЛИ 74 и первый элемент ИЛИ-HE 75.
Символами Mi (i=1,2,...,n) обозначены микрокоманды (фиг. 9).
На временных диаграммах работы устройства (фиг. 10-.14) представлены импульсы 76 на входе 18 синхронизации микропроцессора, импульсы
77 на выходе элемента И 50, импульсы 78 на выходе элемента И 49, сигнал 79 адреса на выходе блока
2 модификации адреса, сигнал 80 адреса на выходе блока 3 модификации адреса, сигнап 81 кода микрокоманды на выходе регистра 6 микрокоманд, сигнал 82 кода микрокоманды на входах регистра 7 микрокоманд, сигнал 83 кода микрокоманды на выходах мультиплексоров !2 и !3, сигнал 84 на выходе сумматора 48 по модулю два, сигнал 85 на входе !9 начальной установки микропроцессора, сигнал 86 на выходе элемента
И .65, сигнал 87 на выходе IK-rphrrepa 53, сигнал 88 на выходе IKтриггера 55, сигнал 89 на первом выходе дешифратора 60, сигнап 90 на выходе элемента ИЛИ 56, сигнал 91 на выходе элемента И 63, 7 — цикл микрокоманды.
Рассмотрим работу устройства на примере выполнения им микропрограммы (фиг. 9)
Нечетные микрокоманды (М,М>, М,...) содержатся в блоке 4 памяти микрокоманд и составляют нечетную последовательность микрокоманд, а четные (I I>, М 4, Мб,... ) в блоке 5 памяти микрокоманд и составляют четную последовательность микрокоманд.
В процессе работы микропроцессора возможны следующие особенности выполнения микропрограммы: выполнение линейного участка мик-! ропрограммы (в этом случае производится поочередное выполнение микрокоманд из нечетной и четной последовательностей без нарушения естественного порядка следования адресов — адрес каждой следующей ьккрокоманды на единицу больше адреса предыдущейj, выполнение ус) ловного перехода без нарушения естественного порядка следования адресов, выполнение условного перехода между разноименными последова12
1164721
Таблица
Выходы
Входы
Х Х 0 1
0 0 Q Ю
1 0 1 0
0 1 0 1
1 Q Q
Ти п пер е хода
Код перехода
55 00
0 тельностями микрокоманд с нарушением естественного порядка следования адресов," выполнение условного перехода между мнкрокомандами в одноименной последовательности с нарушением естественного порядка следования адресов, выполнение безусловного перехода между разноименными последовательностями мйк-. рокоманд, выполнение безусловного перехода между микрокомандами в одноименной последовательности. Алгоритм микропрограммы предполагает выполнение микропрограммы с учетом перечисленных особенностей.
Рассмотрим работу устройства в соответствии с временной диаграммой (фиг. 10).
Для приведения микропроцессора в исходное состояние подается.сигнап 85, в результате чего регистры б и 7 микрокоманд, регистры
40 в блоках 2 и 3 модификации адреса, триггеры 45 и 46 устанавливаются в ноль.
После снятия сигнала 85 блок
8 коррекции фаэ начинает вырабатывать на входах две серии импульсов 77 и 78; сдвинутых относительно друг друга на полупериод. Блок
8 коррекции фаэ как и блок 10 формирования временных интервалов построен на базе IK-триггеров.
Таблица истинности IK-триггера показ ана в табл . 1 (символом Х обозначено соответственно безразличное или неопределенное состояние сигнапа).
Сброса Синхр они э а- -К Q Q ции
В соответствии с табл, 1 триггер 45 постоянно находится в счетном режиме, распределяя входную серию импульсов 76 на две 77 и 78, 5 Все действия в микропроцессоре осуществляются по задним фронтам импульсов 76, 77 и 78 °
По нулевым адресам А1 и А2 (см. поэ. 79 и 80) соответственно из блоков 4 и 5 памяти жкрокоманд выбираются микрокоманды М1 и М2 и поступают на информационные входы регистров 6 и 7 микрокоманд соответственно. По импульсу 77 микроI
15 команда М! заносится в регистр 6 мик рокоманд (см. поэ. 81) . Одновременно в регистр 40 блока 2 модификации адреса заносится адрес микрокоманды
М3, сформированный на выходе счет20 чика 41 °
Микрокоманда состоит из адресной и операционной частей и поля перехода.
Адресные части микрокоманд не25 четной и четной последовательностей присутствуют всегда на первых выходах соответственно регистров 6 и 7 микрокоманд. В адресной части яикрокоманды задается адрес микрокоманЗр ды, в которую выполняется условный или безусловный переход. Операционь е части микрокоманд нечетной и четной последовательностей поступают с вторых выходов регистров 6 и 7
35 микрокоманд на первый и второй вхо» ды мультиплексора 12 соответственно.
Поля переходов нечетной и четной последовательностей макрокоманд поступают с третьих выходов регистров
6 и 7 микрокоманд соответственно на первый и второй входы мультиплексора 13 и на входы элементов И 64, 67, 66, 68 и 70 и дешифраторов 61 и 62.
Пале перехода содержит двухразрядный код перехода и бит направления перехода. Определение типа перехода в соответствии с кодом перехода показано в табл. 2.
Таблица 2
Переход на линейном участке микропрограммы беэ нарушения естественного порядка следования адресов.
13
116472) Продолжение табл.2
Код перехода
Тип перехода, Ol
Адрес жкр окоманды
Иикрокоманда нечетной поПоле перехода
Поле перехода
Микрокоманда четной
Код перехода
Бит наБит, наКод перехода пр авления пеправления пер ехода последовательсл едовательности рехода ности
ОООО
М2
ОО
Ml
МЗ
М4
0001
М6
0010
00
001) М8
00
MIO
0100.Х
010!
Ml 1
И)2
00
0l)0
Ml4
00
MI3
Мlб
О
M)5
MI8
1000
М17
00
M)9
1001
И20
О) М22
О! 010
S
Безусловный переход между разноименными последовательностями микрокоманд
Безусловный переход между микрокомандами в одноименной 10 последовательности микрокоманд
Условный переход
При нулевом значении сигнала 84 мультиплексоры 12 и 13 коммутируют на свои выходы соответствующие части микрокоманды Мl (cN. now. 83). у>
Операционная часть микрокоманды состоит из бита управления, операционного поля и поля проверки условий.
Бит управления пос