Процессор цифровой вычислительной машины

Процессор цифровой вычислительной машины

Иллюстрации

Показать все

Реферат

 

ПРОЦЕССОР ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащий арифметико-логическое устройство, устройство управления, запоминающее устройство,блок регистров, селекторы первого и второго операндов и -селектор результата , выход которого соединен с первым входом блока регистров, первая и вторая группы выходов которого подключены к входам селекторов первого и второго операндов соответственно, выходы которых со.единены соответственно с первые и вторым входами арифметико-логического устройства, выходы которого соединены соответст венно с группой входов селектора результата, адресный выход блока ре--, гистров соединен с адресным входом запоминающего устройства , выход которого соединен с вторым входом блока регистров и с кодовым входом устройства управления, тактовьй вход которого является тактовым входом процессора , выходы устройства управления Jj3 соединены соответственно с управляющими входами арифметико-логического устройства, блока регистров, селекторов первого и второго операндов и селектора результата, с синхронизирующим входом блока регистров и с входами обращения и записи запоминающего устройства, отлич.ающ и и с я тем, что, с целью расширения функциональных возможностей за счет нормализации чисел с фиксированной .запятой, в него введены регистр нормализации, элементы сравнения , дешифратор условий и дешифратор нуля, причем выход селектора первого операнда соединен с входом регистра нормализации, выход котосл рого подключен непосредственно к третьему входу селектора результата и через первый злемент сравнения - к первому входу дешифратора условий, второй и третий входы которого соединены соответственно через второй элемент сравнениями дешифратор нуля с выходом селектора первого операнда 05 и информационным входом запоминающего to устройства, выход дешифратора условий подключен к входу устройства управления , соответствукицие выходы которого О9 подключены к управляющим входам регистра нормализации и дешифратора условий, четвертый вход которого соединен с тактовым входом процессора, а выход суммы арифметико-логического устройства соединен с третьим входом блока регистров.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) 6 06 F !5/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

Г

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 2818287/24-24 (22) 20.09.79 (46) 30,06.85. Бюл. Р 24 (72) В. П. Супрун, Ю. Г. Кестеренко и Н. И. Новиков (53) 681.323(088.8) (56) Шелизов А. А., Селиванов Ю. П.

Вычислительные машины, М,, Энергия, 1973, рис ° 1-5, с. !6.

Хассон С. Микропрограммное управление, вып, 2. М., "Мир", 1974, рис. 8.1, с, 144-157. (54)(57) ПРОЦЕССОР ЦИФРОВОЙ ВЬЧИСЛИТЕЛЪНОЙ МАШИНЫ. содержащий арифметико-логическое устройство, устройство управления, запоминающее устройство, блок регистров, селекторы первого.и . второго операндов и селектор результата, выход которого соединен с первым входом блока регистров, первая и вторая группы выходов которого.подключены к входам селекторов первого и второго операндов соответственно, выходы которых соединены соответственно с первым и вторым входами арифметико-логического устройства, выходы которого соединены соответст- венно с группой входов селектора

l результата, адресный выход блока ре» гистров соединен с адресным входом запоминающего устройства, выход кото" рого соединен с вторым входом блока регистров и с кодовым входом устрой» ства управления, тактовый вход кото рого является тактовым входом процес» сора., выходы устройства управления

„„SU,, 1164723 соединены соответственно с управляющими входами арифметико-логического устройства, блока регистров, селекторов первого и второго операндов и селектора результата, с синхронизирующим входом блока регистров и с входами обращения и записи запоминающего устройства, о т л и ч а юшийся тем, что, с целью расширения функциональных возможностей за счет нормализации чисел с фиксированной .запятой, в него введены регистр нормализации, элементы сравнения, дешифратор условий и дешифратор нуля, причем выход селектора первого операнда соединен с входом регистра нормализации, выход которого подключен непосредственно к третьему входу селектора результата и через первый элемент сравненияк первому входу дешифратора условий, второй и третий входы которого сое» динены соответственно через второй . элемент сравнениям цешифратор нуля с выходом селектора первого операнда и информационным входом запоминающего устройства, выход дешифратора условий подключен к входу устройства управления, соответствующие выходы которого подключены к управляющим входам регистра нормализации и дешифратора условий, четвертый вход которого соединен с тактовым входом процессора, а выход "суммы" арифметико-логического устройства соединен с третьим входом блока регистров.

1 1164

Изобретение относится к вычислительной технике и может использовать-. ся при построении центральных процессоров цифровых вычислительных машин ° 5

Целью изобретения является расширение функциональных возможностей процессора за счет нормализации чисел с фиксированной запятой.

На фиг. 1 представлена блок-схема 10 процессора; на фиг. 2 - схема устройства управления1 на фиг. 3 - схема блока .Регистров1 на фиг. 4 схема регистра нормализации иа фиг. 5— схема управляемого дешифратора1 на 15 фиг. 6 - схема дешифратора условия, на фиг. 7 - схема дешифратора записи.

Процессор содержит арифметико-логическое устройство 1, устройство управления 2, запоминающее устройст- щ во 3, блок 4 регйстров, регистр 5 нормализации, дешифратор 6 условия, селектор 7 первого операнда, селектор 8 второго операнда, селектор 9 результата, дешифратор 10 нуля, эле- 25 менты 11 и 12 сравнения. Тактовый вход 13 процессора соединен с тактовыми входами устройства 2 управления и четвертым входом дешифратора 6 .условия. Устройство 2 управления имеет 5б выходы 14-26.

Устройство 2 управления (фиг. 2) содержит r сдвиговых регистров 27 управления, сдвиговый регистр 28, уп"

Равляемый дешифратор 29, Регистр 30 дешифратор 31 записи, триггеры 32 и

33, элемент ИЛИ-НК 34, р элементов

И 35, р элементов И 36, (m + 2) элементов И 37, элементы И 38-45, элементы ИЛИ 46-58, q элементов ИЛИ 59, 1О элемент И 60 и три элемента НЕ 61161,.

Блок 4 регистров (фиг. 3) содержит адресный регистр.62, информационный регистр 63, m регистров 64 общего назначения, счетчик 65 команд и коммутатор 66.

Регистр 5 нормализации (фиг. 4) содержит и триггеров 67, и-2 элемен- 5р . Фов И ИЛИ 68, элементы И 69 и 70 и инвертор 71. .Управляемый дешифратор 29 (фиг. 5) содержит п элементов, ИЛИ 72, и эле. ментов И 73, и элементов И 74, ин- 55 вертор 75, буферный регистр 76 кода операции и дешифратор 77 кода операции.

723

Дешифратор 6 условия (фиг. 6) содержит триггер 78, коммутатор 79, элемент ИЛИ 80 и инвертор 81.

Дешифратор 31 записи (фиг. 7) содержит дешифратор 82, р элементов

И-ИЛИ 83 и инвертор 84.

Работает процессор специализированной вычислительной .машины при выполнении команды нормализации числа с фиксированной запятой следующим образом.

Перед выполнением нормализации операнд располагается в регистре

64 общего назначения. В последнем цикле выполнения предыдущей команды с последнего разряда соответствующего сдвигового регистра 27 управления сигнал поступает на выход элемента

ИЛИ 58. С выхода элемента ИЛИ 58 сигнал через элемент ИЛИ 56 поступает на управляющие входи регистра

641 общего назначения, коммутатора

66 и на вход продвижения счетчика команд 65,. при этом коммутатор настраивается на подачу на адресный вход запоминающего устройства 3 содержимого регистра 64 общего назначения (адрес командного слова), счетчик 65 команд увеличивает на единицу код адреса команды, а регистр 641 общего назначения настраивается на прием кода с второго входа, соединенного с выходом счетчика

65 команд. Кроме того, сигнал с выхода элемента ИЛИ 58 через элемент

ИЛИ 46 поступает на вход обращения запоминающего устройства 3, командное слово с выхода которого поступает на кодовый вход устройства 2 управления, при этом поле признака адресации командного слова поступа ет на входы триггера 32 и элемента

И 44, поле кода операции поступает на вход управляемого дешифратора 29, а поля R1 и R2 командного слова поступают на вход регистра 30. В конце цикла при появлении импульса на шине 13 тактовой частоты "продви-., .нутое" значение счетчика 65 команд записывается в регистр 64 общего назначения сигналом, поступившим с выхода элемента И 42 через элемент

ИЛИ 48 на сихрониэирующий вход регистра 64» общего назначения.

Если очередное командное слово должно выполняться в формате RR (нулевое значение разряда признака адресации), то элемент И 44 закрыт,.на

3 1,164723 4 его выходе сигнал отс тств ет поэт " л тсутствует, поэто тои, которая имеет один операнд и два му сигналы с выходов элемента ИЛИ 58 .. результата. и инвертора 75 открывают элементы При этом в п ри этом в первом цикле выполневы орки второго операнда

И 741- 74> в управляемом дешифраторе ния режима выб р

29 и код операции через элементы g в режиме gZ сиги Р

И 74 — 74 э поступает íа вход дешифратора 77 ко- через элемент rutr1 56 обеспечивает да операции, на последнем выходе кото" подачу на адр адресныи.вход запоминаюрого, если код операции соответствует щего устройств стро ства 3 кода адреса смекоманде нормализации числа с фиксиро" f0 щения из рег 64, б ия из регистра 64, общего назнаванной запятой, появляется сигнал к чения .(в ж ения в режиме ВХ командное слово поступает на вход сдвигового регистфя занкмае нкмает две соседних ячейки в памя.

271 управления и по импульсу тактовой ..: тк) а через, а через элемент ИЛИ 46 — сигна. частоты, прошедшему через элеменл -, --:.-. " ла обращен я ния к запоминающему устрой.

И 40 на синхрониэирующий вход сдвиго- T ству 3 Смещ мещенне с выхода запоминавого регистра 271 управления, включа- -ющего устрой тв 3 стро Чтва цоступает на вто ет его первый разряд (элемент И 40 от- рой вход кн вход ккч.рмационного регистра крыт для.импульса тактовой частоты 63 в блоке 4 регистр ° регистров, который так как сигнал на выходе элемента сигналом Ру поступи у, поступквпым через элеИ 43 отсутствует, .а на выходе элемен" 2о мент ИЛИ 50 выхо 22 и 2 выход устройства 2 та НЕ 61 присутствует). Одновременно управления на управ упра ля ии вход инс этим так как элемент И 39 открыт формационного рег 63 регистра, настроен сигналом с выхода элемента ИЛИ 58 по ка прием информац и рмацки с второго его импульсу тактовой частоты, вырабаты- входа. Сигнал F че через элемент ет на вход элемента вающего сигнал на выходе элемента 25 ИДИ 49 поступает на

И 39, значение признака адресации И 37 который в кок

m+1 - Рык в конце данного эаписывае1 ся в триггер 32, значение цикла пропускает с ет импульс тактовой полей R1 и R2 записывается в регистр . частоты с тактового в 13 вого входа процес.

30, а значение кода операции запишет- сора на скнхронизк уайд изкр5човт ми вход инфор ся в буферный регистр 76 кода опера= 3б мационного регистра 63, в который ции. Кроме того, в этом же цикле и записывается смещение. по импульсу тактовой частоты "вытал-

It

По этому же импульсу тактовой кивается единичный сигнал с послед- частоты единичный сигнал продвкганего разряда сдвигового регистра 27 ется из первого во второй разр управления, который. был ранее включен

Ро Р РЯД ен35 сдвигового регистра 28, который выи обеспечивал сигнал на выходе элемен"

ИЛИ 58 ра атывает сигнал Р . Во втором цик" . та, после чего начинается пер- ле режима выборки второго операнда вый цикл выполнения команды нормали- производится модификация (суммироэации. Если же поле адресации в вы ванне смещения с индексом, кото ый бранном командном слове указывает на «п

/ э Р находится в регистре 64 общего на» режим RX, не RR (единица в поле приз" -зн .1 значения задаваемом полем R. 2 конака адресации), то описанный процесс мандного слова. Код j в поле R2 реповторяется с той лишь. разницей, что гистра 30 поступая через открытые в триггер 32;записывается единица и элементы И 35 -35, выход 26 устна выходе элемента И 44 присутствует « и ро ства 2 управления на управляющий сигнал, который запрещает прохождение вход селектора 8 второго опе а а кода операции через элементы И 74ер нда, обеспечивает подачу содержимого ре74 (команда с нулевым кодом операции 64 гистра общего назначения на отсутствует в системе команд), позто- второй вход арифметико-логического му по импульсу тактовой частоты вклю .50 уст устроиства 1. Так как на входе элечается не первый разряд сдвигового -мен

-мента riTri-HE 34 присутствует сигнал регистра 27 управления, а первый раэ- F то элементы И 36 -36 закрыты и ряд сдвигового регистра 28. Регистр

И 36 на выход селектора 7 первого one ан28 обеспечивает выборку второго oneP да подается не содержимое регистра ранда в режиме RX для других команд 64. общего назначения, указанное поиз системы команд н подготовкУ испол. лем 1 лем R в регистре 30, а содержимое нительного адреса для команды норма- кнфоинформационного регистра 63, которое лизации числа с фиксированной запя- - по т поступает на первый вход арифметикоS 116472 логического устройства 1. Сигнал F через элементы ИЛИ 55 и 53, выходы

15 и 17 устройства 2 управления поступает на первый и третий управляю- щие входы эрифметико-логического . 5 устройства !, которые служат соответственно для подачи прямым кодом nepsoro и второго операндов, при этом . иа выходе суммы арифметико-логического устройства появляется исполни- 1О тельный адрес (сумма смещения и индек. са), который через третий вход блока

4 регистров поступает на .вход адресного регистра 62. Кроме того, сигнал

F разрешает прохождение импульса 15 и тактовой частоты через элемент И 37, на синхронизирующий вход адресного регистра 62 и запись в него испол нительного адреса.

26

По этому же импульсу тактовой частоты единичный сигнал перемещается с второго в третий разряд сдвигового регистра 28, который вырабатывает . сигнал F>.. В третьем цикле режима выборки второго операнда в режиме

RX который для команд нормализации не имеет смыслового значения (ис пользуется для других команд из системы команд}, на адресный, вход запоминающего устройства подается содер- жимое адресного регистра 62, так как сигнал на управляющем входе коммутатора 66 отсутствует..Через элемент

ИЛИ 46 сигнап Г поступает на вход обращения запоминающего устройства И .

3, с выхода которого код второго операнда поступает на второй вход блока

4 регистров и второй вход информационного регистра 63. Кроме того, сигнал Р через. элемент ИЛИ 50, выход

22 устройства 2 управления поступает на управляющий вход информационного регистра 63 и настраивает его на при ем информации с второго его входа.

Сигнал F через элемент ИЛИ 49, поступая на вход элемента И 37, раз" решает прохождению импульса тактовой частоты на сннхронизирующий вход информационного регистра 63, в который и записывается второй операнд. При появлении сигнала F на выходе эле5 мента НЕ 611 на входе триггера 33 сигнал отсутствует, поэтому по импульсу тактовой частоты в триггер 33 записывается ноль, который на протяже->> нии первого цикла выполнения любой команды обеспечивает подачу второго операнда (вместо подачи индекса с уе", 3 гистра 641 общего назначения) . Кроме того, сигнал F, поступая на третий управляющий вход управляемого дешифратора 29, обеспечивает подачу кода операции с буферного регистра 76 кода операции через элементы И 731-73, элементы ИЛИ 72<-72 „ на вход дешифра" тора 77 кода операции„ и при коде операции, соответствующем команде нормализации, по импульсу тактовой частоты, поступившему через элемент И 40 на синхронизирующий вход сдвигового регистра 27 управления, в его первый разряд записывается единичный сигнал, после чего начинается собст" венно выполнение команды нормализации числа с фиксированной запятой.

Нормализация числа с фиксированной запятой производится следующим

% образом.

В первом цикле выполнения команды на выходе сдвигового регистра 27 вырабатывается сигнал А 1. Код i выхода-поля Rl регистра 30 через элементы И 36 -36, выход 25 устройства

2 управления поступает на управляющий вход селектора 7 первого операнI да и настраивает его на пропускание на его выход содержимого регистра

64; общего назначения. Число с выхода селектора 7 первого операнда поступает на входы элемента 11 сравнения, дешифратора 10 нуля и на информационный вход регистра 5 нормализации, на управляющем входе 21 которого сигнал отсутствует, поэтому данное число поступает на входы триггеров

67 -67 . Элемент Il сравнения вырал батывает сигнал на своем выходе при неравенстве знакового разряда числа самому старшему разряду мантиссы числа (число нормализовано}, а дешиф" ратор 10 нуля вырабатывает сигнал,| на своем выходе при равенстве числа нулю (число нормализовано), Таким образом, на выходе элемента ИЛИ 80 и, соответственно, на первом входе коммутатора 79 вырабатывается сигнал, если число нормализовано, и сигнал отсутствует, если число нужно нормализовать. Сигнал через выход 19 уст" ройства 2 управления поступает на управляющий вход дешифратора 6 условия и настраивает коммутатор 79 на пропускание сигнала с его первого входа, через инвертор .81 на вход триггера 78. Импульс тактовой частоты с тактового входа 13.процессора

1164723 записывает значение сигнала с выхода инвертора 81 в триггер 78. Кроме того, нормализуемое число по этому же импульсу, прошедшему через элемент И 41, открытый по первому входу сигналом А1(прошедшим через элемент

ИЛИ 51), через выход 20 устройства 2 управления на синхронизирующий вход регистра 5 нормализации, записывается в триггеры 67! -67П (при отсутст вии сигнала на выходе 21 устройства

2 управления элемент И 70 для синхронизации открыт). Сигнал А, поступая через элемент ИЛИ 49 на вход элемента И 37„,, разрешает прохождение им-.

Щ+ 7 пульса тактовой частоты на сихронизирующий вход информационного регистра 63, который отсутствием сигнала на управляющем входе настроен на запись информации с его первого входа, сое- 20 дииенного с третьим входом блока ч регистров и с выходом суммы арифметикологического устройства !. Первый, второй, третий и четвертый управляющие входы арифметико-логического уст- 25 ройства служат соответственно для подачи первого операнда прямым кодом, задания переноса в мяадший разряд арифметико.-логического устройства 1, подачи второго операнда прямым кодом З0 и подачи второго операнда обратным кодом. Так как сигналы на управляющих входах арифметико-логического устройства I в первом цикле выполне-. ния команды нормализации отсутствуют 35 на выходе суммы арифметико-логического устройства 1 присутствует нулевой код, который и записывается в информационный регистр 63. Кроме тоо, импульс тактовой частоты, посту- 40 пая через элемент И 40 на синхронизирующий вход сдвигового регистра 27 управления, перемещает единичный сигнал с его первого разряда во второй его разряд и 1выработается: сигнал

А>, который определяет второй цикл выполнения команды нормализации.

Если исходное число нормализовано, то после первого цикла выполнения ко-щ манды сигнал на выходе дешифратора 6 условия, дополнительном входе устройства 2 управления и входе элемента

И 43 отсутствует, поэтому при появле-, . нии импульса на тактовом входе 13 55 .процессора сигнал на синхронизируке!ие входы регистра 5 нормализации и ин . формационного регистра 63 не поступает и данные регистры не изменяют сво" его .состояния. Отсутствие сигнала на выходе элемента И 43 открывает эле мент И 40, и импульс тактовой частоты перемещает единичный сигнал с второго в третий разряд сдвигового регистра

27, управления. При этом содержимое регистра 5 нормализации записывается в регистр 64 общего назначения таким

0 образом, как описано ниже.

Если же исходное число не нормализовано, то на выходе дешифратора 6 условия после первого цикла выполнения команды и соответственно на пер5 вом входе элемента И 43 сигнал присутствует и второй цикл выполнения команды протекает следующим образом.

Сигнал А, поступая на вход элемента ИЛИ-НЕ 34, обеспечивает выработку нулевого кода на выходах элементов

И 36 -36, который обеспечивает по- . дачу на выход селектора 7 первого операнда и соответственно на первый вход арифметико-логического устройства l содержимого информационного регистра 63. Этот же сигнал А профи йдя через элементы ИЛИ 55 и 54 и вы ходы 15 и Iá устройства 2 управления на первый.и второй управляющие входы арифметика-логического. устройства 1, обеспечивает получение на выходе суммы арифметико-логического устрой ства 1 увеличенного на единицу младmего разряда содержимого информаци онного регистра 63. Кроме того, сигнал А, пройдя через элемент ИЛИ 57, открывает элемент И 45. Этот же сигнал А, пройдя через элемент И 43 во-первых, поступает через выход 21 т устройства 2 управления на управля ющий вход регистра 5 нормализации и запрещает срабатывание элемента И 70 н прохождение информации на вход триггеров 67> -67п с информационного входа регистра 5 нормализации и разрешает подачу на вход триггеров 67.2

67,„ информации с правых (по располо жению на схеме) триггеров 67 67„.

Во-вторых, пройдя через элемент .ИЛИ 51, сигнал с выхода элемента

И 43 открывает элемент И 41 В-третьих, пройдя через элемент ИЛИ 49, сигнал открывает элемент -И 37 „+1.

В-четвертых. пройдя через элемент

НЕ 61„ сигнал запрещает срабатывание элемента И 40 и соответственно продвижение единичного сигнала в сдвиговом регистре 27! управления.

10 ния второго цикла число не нормализо1зано, то второй цикл в режима сдвига содержимого регистра 5 нормализации повторяется . Таким образом, второй цикл при выполнении команды нормализации повторяется (К + I) раз, где

К - .константа сдвига при нормализации, указывающая на число сдвигов мантиссы (на один разряд при каждом .сдвиге) при нормализации. Константа сдвига К при нормализации формиру. ется в информационном регистре 63.

При нулевом сигнале на выходе дешифратора 6 условия второй цикл вы- . полнения команды нормализации выполняется последний раз, после чего единичный сигнал перемещается иэ вто" рого разряда в третий разряд сдвигового регистра 271 управления, который вырабатывает сигнал А, и начинается выполнение третьего цикла.

В третьем цикле выполнения команды нормализации производится запись второго результата (константы сдвига) в память, при этом сигнал А, поступая на вход элемента ИЛИ-HE 34, обеспечивает выработку на выходах элементов И 36 -36 нулевого кода, при котором содержимое информационного регистра 63 подается на выход селектора 7 первого операнда и соответственно на первый информационный вход запоминающего устройства 3 °

Сигнал А>, поступающий на управляющий вход дешифратора 31 записи, обеспечивает подачу кода 1 с выхода по" ля R2 регистра 30 на вход дешифратора 82, сигнал с выхода которого открывает элемент И 37,! . Кроме того, сигнал А 5 через элемент ИЛИ 55, выход )5 устройства 2 управления, поступая на первый управляющий вход арифметико-логического устройства 1, обеспечивает подачу константы сдвига на выход суммы арифметико-логического устройства I. KpoMe того, сигнал А подается на входы тех элементов ИЛИ 59 -59 (на чертеже показаны в виде Ар), чтобы на их выходах и соответственно на управляющем входе селектора 9 результата выработать код, обеспечивающий подачу содержимого с выхода суммы арифметико-логического устройства 1 на выход селектора 9 результата и входы регистров 64 общего назначения.

Если команда нормализации выполня" ется в режиме RR (низкий потенциап

9 1 164723

Кроме того, отсутствие сигнала на выходе 19 устройства 2 управления настраивает коииутатор 79 на пропускание сигнала с выхода элемента 12 сравнения через второй вход коммута" тора 79, инвертор 81 на вход тригге" .ра 78. Элемент 12 сравнивает знаковый разряд и разряд, следующий после старшего разряда иантиссы числа, находящегося в регистре 5 нормализа- 1О ции (выходы триггеров 67! и 67 в . регистре 5 нормализации) и срабатыва" ет аналогично элементу !! сравнения.

При поступлении импульса на шину !

3 тактовой частоты сдвиговый регистр!3

271 управления не изменяет своего состояния, в регистре 5. нормализации происходит сдвиг мантиссы влево на один разряд (последний разряд заполняется нулями), увеличенное на 20 единицу .значение информационного регистра 63 с выхода суммы арифметикологического устройства 1 записывается в информационный регистр 63. а предварительное (не сдвинутое) число из 25 регистра 5 нормализации записывается в регистр 64 общего назначения, так как код с выхода поля Rl регистра 30 через дешифратор 31 записи открывает элемент И 37„, который пропускает синхроимпульс с выхода элемента И 45 на синхрониэирующий вход регистра

64 общего назначения, при этом сиг1 нал А подается только на те входы элементов ИЛИ 59 -59 (на чертеже

35 обозначен в виде А), чтобы на их, выходах (выход 14 устройства 2 управ" ления) сформировался код, обеспечивающий подачу на выход селектора 9 результата и, соответственно на вхо- 40 ды регистров 64 общего назначения содержимого регистра 5 нормализации через его третий вход.

Если после сдвига во втором цикле

1 число станет нормализованным, в триг" 45 гер 78 по окончании импульса такто- вой частоты запишется нулевой сигнал и он с выхода дешифратора 6 условия поступит на дополнительный вход устройства 2 управления, после чего вто gp рой цикл (определяется выдачей сигнала А на выход сдвигового регистра

27! управления) выполняется аналогично выполнению второго цикла при нормализованном исходном значении числа, у причем в регистр 64 общего назначения при этом записывается нормализованное число. Если же после выполне-.! 1. ll на выходе триггера 32), то сигнал

А проходит через элемент И 60, элемент ИЛИ 57 и открывает элемент

1И 45, при этом импульс тактовой частоты с шины 13 тактовой частоты проходит через элемент И 45, элемент

И 37 на синхрониэирующий вход ре1 гистра 64j общего назначения и записывает в него константу сдвига.

Если же команда выполняется в режиме RX (высокий потенциал на выходе триггера 32),,то сигнал А через элемент И 38, через элементы ИЛИ 46 и 47 поступает на вход обращения и вход записи запоминающего устройства 3, и константа сдвига записывается в запоминающее устройство 3 по исполнительному адресу, храня64723 12 щемуся в адресном регистре 62 и по" даваемому через коммутатор 66 на адресный вход запоминающего устрой" ства 3. После этого от- импульса

5 тактовой частоты единичный сигнал

° перемещается из третьего в четвертый разряд сдвигового регистра 27 который вырабатывает сигнал А, обесФ .печивающий, как описано вьппе, выра10 ботку очередного командного слова, При выполнении других команд из системы команд включаются соответствующие сдвиговые регистры 27 управления, которые вырабатывают на своих выходах сигналы, с помощью которых вырабатываются соответствующие микро» операции на выходах устройств 2 управления, 1164723

)164723

1164723

Составитель В. Супрун

Редактор М. Циткина Техред М.Пароцай Корректор М. Самборская

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4188/46

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4