Цифровой умножитель частоты

Цифровой умножитель частоты

Иллюстрации

Показать все

Реферат

 

1. ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ , содержащий последовательно соединенные формирователь импульсов, вход которого является входом цифрового умножителя частоты, и синхронизатор , последовательно соединенные генератор тактовых импульсов, первый элемент совпадения и первый делитель частоты,- последовательно соединенные второй элемен-г совпадения, первый вход которого подключен к выходу генератора тактовых импульсов, и второй делитель частоты, последовательно соединенные первый регистр памяти и первый блок переноса кода, выход которого соединен с другим входом первого делителя частоты, последовательно соединенные второй регистр памяти, второй блок переноса кода и сумматор, к второму входу которого подсоединен выход третьего блока переноса кода, первый элемент ИЛИ и первый триггер, при этом выход первого элемента ИЛИ подключен к второму входу первого блока переноса кода, выход сумматора подключен к первому входу третьего блока переноса кода и к первому входу .первого триггера, второй вход которого подключен к выходу генератора тактовых импульсов, а выход которого подсоединен к второму входу первого элемента совпадения, третий элемент совпадения, первый вход которого подключен к выходу второго элемента сов-, падения, четвертый элемент совпадения , отличающийся тем, что, с целью повьшения точности умножения частоты, введены последовательно соединенные блок выделения второго импульса и второй триггер, выход которого подключен к третьему вхо.ду первого элемента совпадения, последовательно соединенные первый счетчик и третий триггер, выход которого подключен к первому входу четвертого (Л элемента совпадения, последовательно соединенные второй счетчик, второй элемент ИЛИ и четвертый триггер, выход которого подключен к второму входу второго элемента совпадения, последовательно соединенные блок выделения первого импульса и пятый 05триггер , выход которого подключен к 4; второму входу третьего элемента совоо падения, элемент задержки, третий, СП четвертый и пятый счетчики, последоvj вательно соединенные блок коррекции и третий элемент ИЛИ, второй вход которого подключен к выходу первого делителя частоты, а выход которого соединен с первым входом первого элемента ИЛИ и с вторым входом -второго блока переноса кода, при этом выход элемента эадержки подключен к второму входу третьего блока переноса кода, к третьему входу второго блока переноса кода, перввму установочному входу пятого счетчика, установочному

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4(5!) Н 03 В 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3559464/24-09 (22) 24.02.83 (46) 30.06.85. Бюл. У 24 (72) В.В.Рыбченко, В.Я.Зенин, И.Ф.Павленко и М,Ф.Шаройко (7 1) Институт технической кибернетики АН ВССР (53) 62 1 374.4(088.8) (56).Авторское свидетельство СССР

У 690608, кл. Н 03 В 19/00, 21.10;77.

Авторское свидетельство СССР

N - 663068, кл. Н 03 Н 19/10, 23.03.76. (54) (57) 1. ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий последовательно соединенные формирователь импульсов, вход которого является входом цифрового умножителя частоты, и синхронизатор, последовательно соединенные генератор тактовых импульсов, первый элемент совпадения и первый делитель частоты, последовательно соединенные второй элемен совпадения, первый вход которого подключен к выходу генератора тактовых импульсов, и второй делитель частоты, последовательно соединенные первый регистр памяти и первый блок переноса кода, выход которого соединен с другим входом первого делителя частоты, последовательно соединенные второй регистр памяти, второй блок переноса кода и сумматор, к второму входу которого подсоединен выход третьего блока переноса кода, первый элемент ИЛИ и первый триггер, при этом выход первого элемента ИЛИ подключен к второму входу первого блока переноса кода, выход сумматора подключен к первому входу третьего блока переноса кода и к первому входу .первого триггера, второй вход коÄÄSU ÄÄ 1164857 торого подключен к выходу генератора тактовых импульсов, а выход которого подсоединен к второму входу первого элемента совпадения, третий элемент совпадения, первый вход которого подключен к выходу второго элемента совпадения, четвертый элемент совпадения, отличающийся тем, что, с целью повышения точности умножения частоты, введены последовательно соединенные блок выделения второго импульса и второй триггер, выход которого подключен к третьему входу первого элемента совпадения, последовательно соединенные первый счетчик и третий триггер, выход которого подключен к первому входу четвертого элемента совпадения, последовательно соединенные второй счетчик, второй элемент ИЛИ и четвертый триггер, выход которого подключен к второму входу второго элемента совпадения, последовательно соединенные блок выделения первого импульса и пятый триггер, выход которого подключен к второму входу третьего элемента совпадения, элемент задержки, третий, четвертый и пятый счетчики, последовательно соединенные блок коррекции и третий элемент ИЛИ, второй вход которого подключен к выходу первого делителя частоты, а выход которого соединен с первым входом первого элемента ИЛИ и с вторым входом второго блока переноса кода, при этом выход элемента задержки подключен к второму входу третьего блока переноса кода, к третьему входу второго блока переноса кода, первому установочному

Ф входу пятого счетчика, установочному

1164857 ка подключен к выходу второго элемента совпадения, выход четвертого элемента совпадения подключен к в,торому входу второго элемента ИЛИ, выход которого подключен также к второму входу второго триггера, выход третьего элемента совпадения соединен с входом четвертого счетчика, выход которого подключен к третьему входу третьего блока переноса кода, при этом выход третьего элемента ИЛИ является выходом цифрового умножителя частоты. входу третьего счетчика, второму входу первого элемента ИЛИ, счетный вход третьего счетчика подсоединен к выходу второго делителя частоты, а выход третьего счетчика подключен к первому входу первого регистра памяти, второй вход синхронизатора, первый вход первого счетчика, первый вход второго счетчика и первый вход блока коррекции подключены к выходу генератора тактовых импульсов, выход синхронизатора соединен с вторым входом блока коррекции, с входом блока выделения второго импульса, с вторыми входами первого счетчика, третьего триггера, четвертого элемента совпадения и второго счетчика, входом блока выделения первого импульса, с входом элемента задержки, с третьим входом сумматора, первым входом второго регистра памяти и вторым входом первого регистра памяти, второй вход четвертого триггера обьединен с первым входом пятого триггера, второй вход которого соединен с вторым установочным входом пятого счетчика и с выходом второго делителя частоты, счетный вход пятого счетчи2. Умножитель частоты по п. 1, отличающийся тем, что блок коррекции выполнен в виде последовательно соединенных счетчика, регистра памяти, сумматора и элемента совпадения, выход которого является выходом блока коррекции, при этом первый вход счетчика является первым входом блока коррекции, другой вход сумматора объединен с входом регистра памяти, вторые входы счетчика, регистра памяти и элемента совпадения объединены и являются вторым входом блока коррекции. рого импульса; на фиг. 9 — 11 — графики, поясняющие принцип анализа входной частоты; на фиг. 12 — 14 — графики, поясняющие принцип умножения частоты.

Цифровой умножитель частоты содержит формирователь 1 импульсов, генератор 2 тактовых импульсов, первый элемент 3 совпадения, первый делитель

4 частоты, первый блок 5 переноса кода, первый элемент ИЛИ 6, второй элемент 7 совпадения, второй делитель 8 частоты, третий счетчик 9, пятый счетчик 10, сумматор 11, второй и третий блоки 12 и 13 переноса кода, первый триггер 14, третий элемент 15 совпадения, четвертый счетчик 16, второй регистр 17 памяти, первый регистр 18 памяти, третий триггер 19, пятый триггер 20, четвертый триггер 21, второй триггер 22, второй счетчик 23, первый счетчик 24, четвертый элемент

Изобретение относится к электросвязи, а также к измерительной и вычислительной технике и может быть использовано в информационно-измерительных системах различного назначе- 5 ния, в частности при создании высокоточных умножителей частоты.

Целью изобретения является повышение точности умножения частоты.

На фиг. 1 представлена структурная о электрическая схема цифрового.умножителя частоты; на фиг. 2 — представлена схема блока коррекции; на фиг.3 показан вариант выполнения синхрони— .затора; на фиг, 4 — диаграмма работы 15 синхронизатора; на фиг. 5 — пример выполнения блока выделения первого импульса; на фиг. 6 — диаграммы работы блока выделения первого импульса; на фиг. 7 — пример выполнения блока 20 выделения второго импульса; на фиг.8диаграммы работы блока выделения вто24, 23, 9, 16 и 10, сумматор. 11, первый и второй регистры памяти 18 и 17, первый, второй, третий, четвертый и пятый триггеры 14, 22, 19, 21, 20, элементы, входящие,в состав синхронизатора 27, блока 28 выделения первого импульса, блока 29 выделения второго импульса и блока 30 коррекции установлены в нулевое состояние (цепи предварительной установки на фиг. 1 не показаны). Генератор 2 формирует высокостабильную импульсную последовательность. Первый импульс умножаемой частоты с выхода формирователя 1 импульсов поступает на синхронизатор 27, íà выходе которого фромируется сигнал Ч, Зтот сигнал, пройдя через блок 28 выделения первого импульса устанавливает четвертый и пятый триггеры 2 1 и 20 в единичное состояние.

Импульсы генератора 2 с частотой ., начинают поступать во второй делитель 8 частоты и четвертый.и пятый импульс второго делителя 8 частоты сбрасывает пятый триггер 20 в нулевое состояние и в четвертый счетчик

16 прекращается поступление тактовых импульсов. В нем фиксируется число К.

В течение первого периода Т, =

=1/1„, где f — частота умножаемого сигнала, импульсы частотой непрерывно поступают во второй делитель 8 частоты и пятый счетчик 10, по каждому выходному импульсу второго делителя 8 частоты показания пятого счетчика 10 обнуляются. В итоге, по окончании первого периода T „ в пятом счетчике 10 фиксируется число д, накопленное за промежуток времени от мрмента последнего выходного импульса второго делителя 8 частоты до конца первого периода T

В третий счетчик 9 поступают импульсы с выхода второго делителя 8 частоты и к концу первого периода умножаемой частоты в нем фиксируется и-ьй число =, где N — - число импульсов частоты Ко, прошедших за период времени Т „ .

Таким образом, IIo окончании первого периода в третьем, пятом и четвертом счетчиках 9, 10 и 16 оказываются записанными соответственно значения

М иК.

С приходом второго импульса умножаемой частоты синхронизатор 27 форз 1164857 4

25 совпадения, элемент 26 задержки, синхронизатор 27, блок 28 выделения первого импульса, блок 29 выделения второго импульса, блок 30 коррекции, второй элемент ИЛИ 31, третий элемент ИЛИ 32., Цифровой у <ножитель частоты работает следующим образом.

Формирователь 1 импульсов предназначен для преобразования сигнала

;10 умножаемой частоты Е„в последователь ность импульсов заданной амплитуды.

Генератор 2 тактовых импульсов предназначен для формирования тактовых импульсов стабильной частоты, которые используются для преобразования входного сигнала и синхронизации работы всего цифрового умножителя частоты в целом.

Первый и второй делители 4 и 8 частоты осуществляют деление тактовой частоты в соответствии с заданным коэффициентом деления, который заносится в параллельном коде.

Сумматор 11 предназначен для слосчетчики 16 и 10. Первый выходной жения двух чисел, поступающих в параллельном коде или сложения одного слагаемого с содержанием сумматора 11. Второй и третий блоки 12 и 13 переноса. кода осуществляют передачу содержимого второго регистра 17 памя-З0 ти и четвертого счетчика 16 в сумматор 11.

Синхронизатор 27 осуществляет привязку входной частоты к тактовым импульсам, пропускает на выход сиг- 35 нал, получаемый при совпадении импульса частоты f и первого импуль-, са с выхода генератора 2 по времени.

Блок 28 выделения первого импульса и блок 29 выделения второго импульса 40 пропускают на свои выходы соответственно первый и второй импульсы с выхода синхронизатора 27, эа время работы цифрового умножителя частоты они формируют только по одному им- 45 пульсу. Блок .30 коррекции выполняет следующую функцию. Если Т -й период умножаемой частоты f> меньше Т; „-го периода, то в начале Т -ro периода на выходе блока формируется одиноч- 50 ный импульс. Если Т;ЪТ;, то импульс не формируется. .В исходном состоянии коэффициент деления второro делителя 8 частоты устанавливается равным коэффициенту. 55 умножения К. Первый и второй делители 4 и 8 частоты, первый, второй, третий, ч -твертый и пятый счетчики

1164857 мирует сигнал Ч, по которому содержимое третьего и пятого счетчиков

9 и 10 переписывается соответственно в первый и второй регистры памяти

18 и 17, а сумматор 17 обнуляется.

По сигналу V2Ä, задержанному элементом 26 задержки, происходит перенос содержимого второго регистра 17 и четвертого счетчика 16 через второй !0 и третий блоки 12 и 13 переноса кода в сумматор 11, а также производится запись содержимого первого регистра памяти 18 в первый делитель 4 частоты через первый блок 5 переноса кода. !5

Кроме того, задержанный сигнал Ч2„ устанавливает в "0" третий и пятый счетчики 9 и 10.

Незадержанный сигнал Ч „, пройдя через блок 29 вьщеления второго им- 20 пульса, устанавливает второй триггер

22 в единичное состояние и через первый элемент 3 совпадения на первый делитель 4 частоты начинают поступать импульсы с генератора 2 тактовых импульсов.

Таким образом, в начале второго периода преобразуемой частоты в первый делитель 4 частоты записывается коэффициент деления q,, в сумматоре ЗО

1 1 содержится число К- ап„ и третий и пятый счетчики 9 и 10 подготовлены к подсчету величин 1, и дп в периоде Т ° Коэффициент деления К за2» дается постоянным на все время преобразования частоты, поэтому он в последующих периодах не подсчитыва— ется, Процесс умножения частоты Е» на

К (т.е. деления периода Т„„ на К час- ° .,40 тей) начинается со второго периода

Т2» и пРоисходит следУющим обРазом.

Если число, записанное в сумматоре 11 К-дп)0, то на выходе сумматора 11 импульс не появляется. Первыи

45 выходной импульс с третьего элемента

ИЛИ 32, полученный в результате деления частоты f íà g (или, что то же самое, умножения частоты f„ íà К), переписывает содержимое первого регистра 18 памяти в первый делитель 4 частоты и добавляет (no окончании импульса) в сумматор 11 через второй блок 12 переноса кода число дt1. Если число К-2hh 70 то на выходе сумматора55

11 импульс не формируется, и после появления второго выходного импульса число в сумматоре 11 становится

К-Мп.

По мере увеличения числа выходных импульсов при д и 4 0 и при нек отором числе j величина К- ja11 становится равной нулю или отрицательной(например: K=5, dn =2, значит j=3), что приводит к появлению на выходе сумматора 11 импульса, который добавля-, ет в сумматор 11 из четвертого счетчика 16 через третий блок 13 переноса кода число К. Число 2К- 1дП в сумматоре 1t становится, положительным.

Этот же импульс, сформированный сумматором 11, устанавливает первый триггер 14 в нуль и на первый делитель 4 частоты следующий тактовый импульс через первый элемент 3 совпадения не проходит. По спаду пропущенного тактового импульса первый триггер 14 устанавливается в исходное состояние и поступление тактовых импульсов на первый делитель 4 частоты возобновляется. В результате пропуска одного импульса очередной j и импульс на выходе третьего элемента

ИЛИ 32 появляется на время Тр позже (Т =1/Е,, где Š— частота генератора 2 тактовых импульсов), т.е. 1-й период выходных импульсов имеет длительность (< +!)Т . Остальные периоды имеют длительность а Т . Всего за вре— о мя Т„-» происходит приращение в дп; „ ,периодах.

Например, если в Т 1-м периоде укладывается 253 импульса частоты Е,, а коэффициент умножения К=10, то

=25, дп =3; при этом в T.+„ -м периоде

1 три интервала между выходными импульсами К » имеют длительность (25+1)Т, а остальные семь имеют период 25Т, .

Параллельно с процессом умножения частоты в каждом Т периоде происхо1х дит вычисление новых значений ч,; и дп, По этим значениям осуществляется умножение частоты в Т;+„ -м периоде.

Это позволяет автоматически в реальном масштабе времени следить за изменением умножаемой частоты („ и в последующем периоде учесть их. Процесс вычисления а. и дп. происходит ана1Г 1 1 логично. описанному для периода Т х, но без вычисления К.

В большинстве реальных случаев происходят медленные и достаточно плавные изменения частоты. При этом обеспечивается очень высокая точность преобразования.

Одной из наиболее важных характеристик цифровых умножителей частоты.1164 является диапазон частот, преобразуемых с заданной точностью.

Нижняя граница входной частоты f x, как правило, определяется разрядностью всех регистров, всех счетчиков и других элементов, Например, при

K=10, О=10 мГц и fx =100 Гц емкость операционных элементов устройства должна составить 14 двоичных разрядов, в то время как при умножении. 10

1»=40 кГц достаточно пяти разрядов.

С другой стороны, верхняя граница к определяется требуемой точностью преобразования. Действительно, период выходной частоты К fx может иметь 15 длительность либо 1„ Т, либо (1,;+1)Т, т.е. отличаться на величину Т, погрешность в этом случае равна

Т КТ й" ——

%Т Т 1

20 о к где 5 — погрешность преобразования;

Т вЂ” период тактовых импульсов;

Т вЂ” период умножаемой частоты.

Таким образом, при заданной вели- 5 чине Т увеличение умножаемой частоты приводит к увеличению погрешности, .а понижение — к ее уменьшению. Диапазон преобразуемых частот определяется той верхней частотой, которая умножа"

30 ется с заданной точностью.

Если частота входного сигнала f x в процессе преобразования выходит за пределы предварительно установленного диапазона (1 „) Е„,„„) или Е» < Е„,»„, то для искл чения заведомо неверного пре35 образования или преобразования с недостаточной точностью совокупность третьего триггера 19, второго счетчика 23, первого счетчика 24, четверто"

ro элемента ИЛИ 31 формирует сиг- 40 нал, который устанавливает четвер- . тый триггер 21 и второй триггер 22 в нулевое состояние, а это влечет за собой запирание первого и второго элементов 3 и 7 совпадения, прекраще- 45 ние процесса умножения.

На вход второго и первого счетчиков 23 и 24 поступают импульсы М „с синхронизатора 27, По спаду этих импульсов во второй и первый счетчики 50

23 и 24 записываются коды, соответ.ствующие числам и- М„ и п-М, а третий триггер 19 устанавливается в единицу. При этом л=2, где л — число разрядов второго и первого счет- -55 чиков 23 и 24 о

"1=

Х n×à х max

857 8 где f - минимально допустимое

Х Щ п значение умножаемой частоты;

- максимальное значение

» m x умножаемой частоты.

Из соотношений видно, что и м„.

На выходе второго счетчика 23 появляется сигнал переноса, совпадающий по времени с М,-м импульсом генератора 2 тактовой частоты, а на выходе первого счетчика 24 — с и -и импульсом. .Рассмотрим три случая.

1. Если частота входных импульсов

Е„ не выходит за границы диапазона изменения частоты, т.е. gx mÄÄ с Я„ ( (f„ m то сигнал переноса с первого х щах. счетчика 24 опережает следующий входной импульс Ч ;,„1„и устанавливает третий триггер 19 в ноль. Четвертый элемент 25 совпадения запирается t и не пропускает на четвертый и второй триггеры 21 и 22 (;+„1„-й импульс. В этом случае сигнал единицы переноса вторым счетчиком 23 не формируется и четвертый и второй триггеры 2! и 22 остаются в единичном состоянии.

2 . При f » ) Е„, период следования входных импульсов Ч;к синхронизатора 27 меньше времени, необходимого для формирования сигнала переноса с первого счетчика 24 ° При этом третий триггер 19 не успевает перейти в нулевое состояние до момента прихода

Ч ;+1> „ -го импульса и Ч(;+„1» -й импульс через четвертый элемент совпадения 25 и второй элемент ИЛИ 31 поступает на четвертый и второй триггеры 2 1 и 22 и переводит их в нулевое состояние. Это приводит к запиранию первого и второго 3 и 7 элементов совпадения и к прекращению процесса умножения.

3. Если частота входных импульсов

f„(Г„„„.;,,то период формирования сигнала переноса вторым счетчиком 23 меньше периода следования импульсов

М„„ . В этом случае сигнал переноса формируется вторым счетчиком 23 и через второй элемент ИЛИ 31 устанавливает четвертый и второй триггеры 21 и 22 в ноль, прекращая тем самым процесс умножения.

Возобновление процесса умножения возможно только перезапуском цифрового умножителя частоты.

9.. 11648

Временные диаграммы для этих трех случаев показаны соответственно на фиг. 9, 10, 1!.

Функциональное назначение и принцип действия блока коррекции 30 5 (фиг. 2) описываются ниже.

Пусть коэффициент умножения К=4 и в 1-м периоде Т;„ количество M тактовых импульсов с частотой N; =19.

Тогда q,,=4, Ап;=3.

Рассмотрим три случая.

1. Пусть частота Е не изменяется, т. е. М <+1 =1 9. В процессе деления

T (<+ периода на 4 производятся следующие вычисления: 15 а) К- Ь и =4-3= +1; б) К-2Д !!=4-6=-2; в) 2К-Здп=8-9=-1;

r) ЗК-4ьп=12-12=0.

При этом 2-й, 3-й и 4-й временные 20 интервалы увеличиваются, и на выходе цифрового умножителя частоты появляются импульсы, соответствующие 4-му, 9-му, 14-му и 19-му тактовым импуль-. .сам, следующим с частотой f (фиг.12)25

2. Если частота „ уменьшается, то в (< +1)-м периоде Т(;+11 количество Й тактовых импульсов увеличивается. Пусть N;+1 20. Тогда, так как умножение частоты в этом периоде ведет-30 ся по значениям,- и дп,, выходные импульсы появляются в те же моменты, что,и в предыдущем случае,но возникает погрешность д, величина которой зависит от p+3HO rH (j4. ) . -Т„ от скорости изменения умножаемой частоты. Распределение выходных импульсов для этого случая показано на фиг. 13 °

3. Если частота У„ увеличивается, 40 имеем N;+„ (N; . Пусть й;,,1 =18, тогда в соответствии с распределением выходных импульсов, вычисленным по

Т„„ -му периоду, последний импульс не появляется. Это происходит потому,45 что его положение соответствует

19-му тактовому импульсу, а их в

T „«1„ -м периоде всего 18. Связанную с этим ошибку устраняет блок 30 коррекции. 50

Это происходит следующим образом.

При увеличении частоты Е, т.е. при Т(«1,„(T;, íà его выходе в момент появления сигнала U + формируется импульс, который через третий элемент ИЛИ 32 гроходит на выход цифрового умножителя частоты и тем самым импульс, который вышел за пре делы +1-ro периода, формируется в начале i+2-rî периода. Этот случай

1 показан на фиг.14. На временной диаграмме четвертый выходной импульс сформирован блоком 30 коррекции.

Блок 30 коррекции (фиг. 2) содержит счетчик 33, регистр 34 памяти, сумматор 35, элемент 36 совладения и работает следующим образом.

Счетчик 33 блока 30 коррекции подсчитывает количество 1; тактовых импульсов за период Т;„ между сигналами V. и V;„ . По окончании импуль1 са Ч„.+„с задержкой, необходимой для записи числа М в регистр 34 памяти блока 30 коррекции, счетчик 33 устанавливается в нуль. С этого момента счетчик 33 подсчитывает число hl. „ тактовых импульсов за период между сигналами U; и Ч„, . Число Й;, записанное в регистре 34 памяти, и число Я;„ поступают в сумматор 35 блока 30 коррекции. Если в момент прихода сигнала М +й сумма М„-N;+„7 0, то сигнал с выхода сумматора 35 бло.— ка 30 коррекции разрешает прохождение сигнала Ч; через элемент 36 совпадения на выход блока 30 коррекции. По окончании импульса Ч;, число !,„ записывается в регистр 34 и указанные операции повторяются.

Импульс с выхода элемента 36 совпадения, пройдя через третий элемент

ИЛИ 32 цифрового умножителя частоты, является импульсом коррекции.

Таким образом, точность преобразования частоты с помощью предлагаемого цифрового умножителя частоты зависит от скорости изменения умножаемой частоты 1 . При умножении стабильной частоты точность преобразования такая же как у прототипа.

Ко прн изменяющейея частоте точность преобразования у предлагаемого цифрового умножителя частоты значительно выше, тогда как у прототипа при изI менении частоты может измениться коэффициент умножения.

Экспериментальнай проверка цифрового умножителя частоты показала следующие результаты, Частота тактового генератора была выбрана равной

10 МГц, умножаемая частота f имела х значение (40+20) кГц. Коэффициент умножения К=10. Скорость изменения умножаемой частоты выбиралась такой, чтобы N; -8;+„= 1, где,, N;„— количество тактовых импульсов частоты,116485

10 МГц в 1-м и +1-м периодах соответственно. При этом положение выходных импульсов отличалось от "идеального" не более чем на О, 1 мкс, что

7 l2 составляет 4Х, Этот результат совпадает с расчетным и удовлетворяет большинству задач преобразования частоты, встречающихся на практике.

1 i 64857

Фиг. 2

Фиг. 3

fx

Й

gr

Ь

Vi

Сброс

Vi

VL

g1

l 164857

Yi

Сброс

4ъг. 7

2 5 уя

Vi

gait. птрк

Епе, счеяникц

24 алых. счепючсма

Z3

Ü|õ. злемента ипи 5/

Фиг. Я

2 3

Vi

Фих тр ,оа 1У

Aa. cuemuuка 24 дых. cuemuuка 2Ë алых я

ИЛ

11б4857

1 2 Э

Vi

Йа. т рп 1У

Юьм. с

° Я4

Ba/x. с

ГЗ

8bu. я

ИПИ

Ф Г 1/ т(r)х и=я

1О 19

Фиг. 1Л (i Ф 1) х Ф = 7д уд 15 18

4 &8. f4.

Составитель Н.Чеканова

Редактор С. Тимохина Техред Т.Дубичнак 1 оррект ор E.Ðîøêî

Заказ 4197/53 Тираж 872 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4