Преобразователь номера датчика в цифровой код

Преобразователь номера датчика в цифровой код

Иллюстрации

Показать все

Реферат

 

1. ПРЕОБРАЗОВАТЕЛЬ НОМЕРА ДАТЧИКА В ЦИФРОВОЙ КОД, содержащий регистр, информационные входы которого соединены с входными шинами , разрядные выходы -подключены к входам блока кодирования и элемента И-НЕ, выход которого соединен с первым входом блока управления и с входом управления регистра, установочный вход которого соединен с первым выходом блока управления, второй выход которого соединен с шиной готовности, второй вход пйдключен к шине сброса, а третий вход - к выходу блока выделения совпадений, входы которого соединены с соответствующими входами шифратора, выходы которого подключены к выходным шинам, отличающийся TeMj что, с целью повышения точности преобразования , в него введен буферный запоминающий блок, информационные входы и .выходы которого соединены соответст .венно С выходами блока кодирования и входами блока выделения совпадений, а вход записи, вход управления и выход готовности буферного запоминающего блока подключены соответственно к тр.етьему и четвертому выходам и к (Л четвертому входу блока управления. Од 4;: 00 00 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4(51) Н 03 М 5 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3694484/24-24 (22) 20.01,84 (46) 30,Оба 85. Бюл, В 24 (72) В.H.Судариков и А.Н.Пастухов (53) 621.314 ° 26(088.8) (Ü4) (57) 1. ПРЕОБРАЗОВАТЕЛЬ НОМЕРА

ДАТЧИКА В ЦИФРОВОЙ КОД, содержащий регистр, информационные входы которого соединены с входными шинами, разрядные выходы подключеньt к входам блока кодирования и элемента И-НЕ, выход которого соединен с первым входом блока управления и с входом управления регистра, установочный вход которого соединен с первым выходом блока управления, второй выход которого соединен с шиной

„„SU„„1164888 готовности, второй вход пОдключен к шине сброса, а третий вход — к выходу блока выделения совпадений, вхо- ды которого соединены с соответствующими входами шифратора, выходы которого подключены к выходным шинам, отличающийся тем; что, с ° целью повышения точности преобразования, в него введен буферный запоми-. нающий блок, информационные входы и .выходы которого соединены соответст.венно с выходами блока кодирования и входами блока выделения совпадений, а вход записи, вход управления и выход готовности буферного запоминающего блока подключены соответственно к третьему и четвертому выходам и к четвертому вхоцу блока управления.

ll

2. Преобразователь по и. 1, о т— л и ч а ю шийся тем, что блок управления состоит из формирователя импульсов, первого, второго и третьего элементов задержки, инвертора, элемента ИЛИ и первого и второго элементов И, первый вход блока управления через соединенные последовательно формирователь импульсов, первый и второй элементы задержки подключен к первому входу блока управления, второй вход которого соединен с первым входом элемента ИЛИ, третий

61< 888 вход подключен к первому входу перв

ro элемента И и через инвертор — к первому входу второго элемента И, четвертый вход через третий элемент задержки соединен с вторыми входами первого и второго элементов И, второй вход элемента HJIH подключен к выходу второго элемента И, а выход— к четвертому выходу блока управления третий выход которого соединен с выходом первоro элемента задержки, а второй выход подключен к выходу первого элемента И.

1О

20

35 ления.

Изобретение относится к вычислительной технике и может быть использовано в многомерных анализаторах . при статистическом анализе угловых распределений, а также при измерении интенсивности излучений во многих точках пространства, Известно устройство, содержащее блок управления, шифратор номера детектора, входы которого соединены с входными шинами устройства, а выходы через регистр подключены к выходным шинам.

Недостаток такого устройства— низкая точность преобразования.

Наиболее близким техническим решением к изобретению является преобразователь номера датчика в цифровой код, содержащий регистр, информационные входы которого соединены с входными шинами, разрядные выходы подключены к входам блока кодирования и элемента И-HE выход которого соединен с первым входом блока управления и с входом управления регистра, установочный вход которого соединен с первым выходом блока управления, второй выход которого соединен с шиной готовности, второй вход подключен к шине сброса, а третий вход — к выходу бло ка выделения совпадений, входы которого соединены с соответствующими входами шифратора, выходы которого . подключены к выходным шинам, Недостатком этого устройства является потеря информации, вследствие чего интенсивность появления двоичных кодов на выходе устройства становится меньше интенсивности поступления входных импульсов, что приводит к снижению точности преобразования.

Цель изобретения — повышение точности преобразования, Поставленная цель достигается тем, что в преобразователь номера датчика в цифровой код, содержащий регистр, информационные входы которого соединены с входными шинами, разрядные выходы подключены к входам блока кодирования и элемента

И- HE, выход которого соединен с первым входом блока управления и с входом управления регистра, устано-. вочный вход которого соединен с первым выходом блока управления, второй выход которого соединен с шиной готовности, второй вход подключен к шине сброса, а третий вход—

1 к выходу блока выделения совпадений, входы которого соединены с соответствующими входами шифратора, выходы которого подключены к выходным шинам, введен буферный запоминающий блок, информационные входы и выходы которого соединены соответственно с выходами блока кодирования и входами блока выделения совпадений, а вход записи, вход управления и выход готовности буферного запоминающего блока подключены соответственно к третьему и четвертому выходам и к четвертому входу блока управ1164888 4

Причем блок управления состоит иэ формирователя импульсов, первого, второго и третьего элементов задержки, инвертора, элемента ИЛИ и первого и второго элементов И, первый вход 5 блока управления через соединенные последовательно формирователь импуль- . сов, первый и второй элементы задержки подключен к первому выходу блока управления, второй .вход которого сое- 1п динен с первым входом элемента ИЛИ, третий вход подключен к первбму входу первого элемента И и через инвер-. тор — к первому входу второго элемента И, четвертый вход через третий элемент задержки соединен с вторыми входами первого и второго элементов

И, второй вход элемента ИЛИ подключен к выходу второго элемента И, а вьгкод—

: к четвертому выходу блока управления третий выход которого соединен с выходом первого элемента задержки, а второй выход подключен к выходу первого элемента И.

На фиг.1 представлена функциональ-25 ная схема предлагаемого устройства, на фиг.2 — временные диаграммы, иллюстрирующие его работу.

Устройство содержит (и+1) разрядный регистр 1, информационные входы которого соединены с соответствующими входными шинами 2, разрядные выходы регистра 1 соединены с входами: блока 3 кодирования, выполненного в виде К-координатной матрицы, и с входами элемента 4 И-НЕ, выход которого соединен с первым входом блока 5 управления и с входом управления регистра 1, установочный вход которого соединен с первым выходом блока S управления,,выходы блока 3 кодирования соединены с соответствующими входами буферного запоминающего блока 6, информационные выходы которого подключены к соответствующим входам шифратора 7 и входам блока 8 45 выделения совпадения, выходы шифратора 7 соединены с выходными шинами 9, второй выход блока 5 управления подкЛючен к шине 10 готовности, а шина 1) сброса соединена с вторым 50 входом блока 5 управления, третий и четвертый выходы которого соединены соответственно с входами записи и управления буферного запоминающего блока 6, выход управления которого сое-.. >5 динен с четвертым входом блока 5 .управления, который состоит из формирователя 12 импульсов, вход которого соединен с первым входом блока 5, а выход через первый элемент 13 задержки соединен с третьим выходом блока 5 управления и с входом второго элемента 14 задержки, первый вход элемента 15 ИЛИ соединен с вторым входом блока 5 управления, второй вход — с выходом элемента 16 И, а выход подключен к четвертому выходу блока 5 управления, четвертый вход которого через третий элемент 17 задержки подключен к входам элементов

16, 18 И, третий вход блока 5 управления соединен с .другим входом эле- ° мента 18 И и через инвертор 19 — с другим входом элемента 16 И.

К-координатная матрица блока 3 кодирования выполнена в виде К групп элементов 20 ИЛИ по ш элементов в каждой. Каждый из входов блока 3 кодирования соединен с одним из входов одного.иэ элементов 20 ИЛИ каждой группы. Выходы элементов 20 ИЛИ, относящиеся к одной группе, образуют. соответствующую группу выходов блока 3 кодирования.

Блок 8 выделения совпадений состоит из соединенных последовательно сумматоров 21 и элемента 22 сравнения, другие входы которого подключены к выходам регистра 23.

В качестве шифратора 7 может быть использовано устройство (3 ), а в качестве буферного запоминающего блока — устройство (4 ).

Работу устройства рассмотрим для случая использования в блоке 3 кодирования К-координатной .матрицы с

m = 2, где а " целое число.

Устройство работает следующим образом, В случайный момент времени на одну иэ входных шин 2 поступает импульс (фиг.2а 1. Через входную шину 2 входной сигнал поступает на информационный вход регистра 1, изменяя состояние его первого разряда. При этом на выходе элемента 4 И-НЕ усганавливается логическая "1" (фиг.2б ), поступаю" щая на вход управления регистра I и блокирующая его. Кроме того, сиг" нал с выхода элемента 4 И-ИЕ посту" пает на первый вход блока 5 управления и запускает формирователь 12, а информаций с разрядных выходов регистра поступает на входы блока 3 кодирования и далее на входы соответствующих элементов 20 ИЛИ, 1164888.на выходах которых вырабатывается сигнал логическои "1". С выходов блока 3 кодирования информация в закодированном ниде поступает на информационные входы буферного

5 запоминающего блока 6 (фиг. 2в ).

По истечении времени, достаточно го для обработки информации блоком 3 кодирования, импульс формирователя

12 через .элемент .13 задержки поступает на выход, блока 5 управления (фиг. 2г ) и далее на вход записи буферного запоминающего блока. 6, осуществляя запись по его первому адресу информации с выходов блока 3 кодирования. Вслед за тем появляется импульс на выходе элемен.ra 14 задержки, поступающий через выход блока 5 управления на установочный вход регистра 1 (фиг.2д ) и устанавливающий еro в о исходное состояние.

Таким образом, в первичном преобразовании и регистрации информации в устройстве участвуют только регистр

1 и блоки 3, 6 чем определяется присущая ему весьма малая величина "мертвого времени".

Информация из первого адреса буферного запоминающего. блока 6 автоматически перемещается в его по30 следний адрес, освобождая место для последующих записей.

При поступлении информации одновременно на несколько входных шин 2 (фиг. 2а, е ), информация о зарегистрированных регистром lсигналах вновь записывается по первому. адресу буферного запоминающего .блока 6 и произведенная запись автоматически перемещается в его предпоследний адрес. После перемещения записи, сделанной в буферной запоминающий блок

6, в его последний адрес, на выходе готовности вырабатывается импульс (фиг. 2ж ), поступающий.на вход блока 5 управления и через элемент 4

17 задержки на один из входов элементов 16, 18 И.

Вместе с тем сигналы с информационных выходов буферного запоминающего блока б поступают на входы шифратора 7, который преобразует их в двоичный код, передаваемый на выходные шины 9 (фиг.2з). Кроме того, информация с блока 6 поступает на входы блока 8 выделения совпадений и дапее на 5 входы мпадших разрядов комбинацион-, ных сумматоров 21, вследствие чего на разрядных выходах сумматора 21. 6 образуется двоичный код (н данном примере код числа Y.), который поступает на входы элемента 22 сравнения. На другие входы элемента 22 сравнения с разрядных выходов ре.тистра 23 поступает двоичный код числа (К+! ), поэтому на выходе элемен га 22 сравнения в данном случае присутствует логическая "1.", которая поступает через вход (фиг.2и ) блока 5 управления (фиг.2.) на другой вход элемента 13 И, на выходе которого через время, достаточное для обработки информации блоком 8 выделения совпадений, появляется логическая "1", поступающая через выход блока 5 управления на шину .10 готовности (фиг. 2к ).

Таким образом, анализ информации на наличие совпадений и формирование двоичного кода осуществляе1 ся в регуляризированном потоке и не препятствуют регистрации информации регистром 1 и ее первичной обработке.

После регистрации с выходных шин

9 двоичного кода, отражающего номер входной шины 2, принявшей сигнал внешним устройством, последнее подает на шину 11 сброса импульс (фиг. 2л), поступающий на вход блока 5 управления, Поступивший импульс проходит через .элемент 15 HJIH и вызывает генерацию импульса на выходе блока 5 управления, который поступает на вход управления (фиг. 2м ) буферного запоминающего блока 6 и стирает информацию из его последнего адреса.

При этом вся записанная в буферном запоминающем блоке 6 информация пе- ремещается на один адрес и при заполнении последнего адреса на выходе готовности образуется импульс (фиг. 2ж ), поступающий на вход блока 5 управления. Информация с выходов буферного запоминающего блока 6 вновь поступает на:входы шифратора

7, который преобразует ее в двоичный код, поступающий на выходные шины 9 (фиг, 2з). Если считываемая с информационных выходов блока 6 информация отражает наличие совпадений импульсов на входных шинах 2, то на выходе блока 8 выделения совпадений сохраняется логический

"0" (фиг. 2и ), поступающий через вход блока 5 управления на вход инвертора 19, логическая "1" с выхода которого поступает на один извходов элемента 16 И. В этом слуI 164888

Составитель Л.Захарова

Техред Ж. Кастелевич .

Корректор Л.Бескид

Редактор М Бандура

Заказ 4198/54 Тираж 872

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r.ужгород, ул.Проектная, 4 чае через время, достаточное для обработки информации блоком 8 выделения совпадений, на выходе элемента 17 задержки появляется импульс, поступающий через элемент

16 И и элемент 15 ИЛИ на выход бло" ка 5 управления и далее на вход управления буферного запоминающего блока 6 (фиг. 2м) и осуществляющий сдвиг информации в нем. Таким образом, вследствие отсутствия сигнала на шике готовности (фиг . 2к), двоичный код с выходных шин, представляющий собой в данном случае ложный адрес,, внешним устройствам не регистрируется.

Введение блока .6 по зв оляет ввести буферизацию статистической инфор.. мации в сам процесс преобразования и исключить из "мертвого времени" основную его компоненту " время выделения совпадений, вследствие чего "мертвое время" устройства стано" вится меньше его времени преобразования и регистрация новой информации

1О в нем может начинаться до завершения предыдущего цикла преобразования и выработки двоичного кода, благодаря чему потери входной информации, определяющие погрешность преобразова-. ния, в данном устройстве весьма малы.