Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первьй и второй регистры адреса, первый и второй регистры микрокоманд, первый и второй формирователи адреса, первый и второй коммутаторы адреса, коммутатор, первый одновибратор, первый и второй триггеры пуска, первьй и второй триггеры управления, блок синхронизации, первый, второй, третий, четвертый, пятый, шестой элементы ИЛИ, первый, второй, третий , четвертый, пятый, шестой элементы И, первый блок элементов ИЛИ, первая группа входов кода операции устройства соединена с первым информационным входом первого регистра адреса и с входом первого элемента ИЛИ, выход которого соединен с единичным входом -первого триггера пуска, выход второго элемента ИЛИ соединен с нулевым входом первого триггера пуска, единичный выход которого соединен с первым входом пуска блока синхронизации, выход третьего элемента ИЛИ соединен с единичным входом второго триггера пуска, вторая группа входов кода операции устройства соединена с первым информационным входом второго регистра адреса, первый вход логических условий устройства соединен с первым входом первого формирователя адреса, выход которого соединен с вторым информационным входом первого регистра адреса, выход четвертого элемента ИЛИ соединен с прямым и инверсным управляншщми входами первого коммутатора адреса, выходы кода логических условий и немодифи (Л цируемых раэрядов адреса которого. соединены соответственно с вторым входом первого формирователя адреса и третьим информационным входом первого регистра адреса, выход второго формирователя адреса соединен с вторым информационным входом второго регистра алреса, выход пятого элемента ИЛИ соединен с пря05 Од мым и инверсным управляющими входами второго коммутатора адреса, выходы кода логических условий 4i немодифицируемых разрядов которого соединены соответственно с первым входом второго формирователя адреса, и третьим информационным входом второго формирователя адреса, выхода полей адреса первого и второго регистров адреса соединены соответственно с входами первого к второго блоков памяти микрокоманд , выходы которых соединены соответственно с информационными входами первого и второго регистров микрокоманд, вькод поля микроопера

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3673339/24-24 (22) 03.11.83 (46) 07.07.85. Бюл. 9 25 (72) В.С. Харченко, Г.H. Тимонькин, С.Н. Ткаченко, С.Б. Никольский, С.Б. Кальченко и О.Н. Чигрин (53) 681.3 (088.8) (56) 1. Авторское свидетельство СССР !! 437072, кл. G 06 F 9/22, 1974.

2. Авторское свидетельство СССР

Р 451080, кл. С 06 F 9/22, 1974.

3. Авторское свидетельство СССР

У 830383, кл, С 06 F 9/22, 1981.

4. Авторское свидетельство СССР !!.!020825 кл. G 06 F !1/00, 1983 (прототип). (54)(57) МИКРОПРОГРАММНОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, первый и второй формирователи адреса, первый и второй коммутаторы адреса, коммутатор, первый одновибратор, первый и второй триггеры пуска, первый и второй триггеры управления, блок синхронизации, первый, второй, третий, четвертый, пятый, шестой элементы ИЛИ, первый, второй, третий, четвертый, пятый, шестой элементы И, первый блок элементов ИЛИ первая группа входов кода операции устройства соединена с первым информационным входом первого регистра адреса и с входом первого элемента ИЛИ, выход которого соединен с. единичным входом первого триггера пуска, выход второго элемента ИЛИ соединен с нулевым входом первого триггера пуска, единичный выход

e

ro блока памяти микрокоманд соединен с информационным входом третьего регистра микрокоманд, выходы полей адреса, кода логических условий и модифицируемого разряда адреса которого соединены с вторыми информационными входами первого и второго коммутаторов адреса, выход поля микрооперации третьего регистра микрокоманд соединен с первыми входами первого и второго блоков элементов И, выходы которых соединены соответственно с вторым входом первого блока элементов ИЛИ и с первым входом второго блока элементов ИЛИ, группа выходов второго блока элементов ИЛИ является вторым выходом микроопераций устройства, выходы полей адреса, кода логических условий и модифицируемого разряда адреса первого и второго регистров микрокоманд соединены соответственно с входами седьмого и восьмого элементов ИЛИ, выходы которых соединены соответственно с прямыми входами. второго и третьего элементов И, выход третьего элемента И соединен с входом второго одновибратора, первый выход которого соединен с первым входом девятого элемента ИЛИ, второй выход второго одновибратора соединен с первыми входами пятого и десятого элементов ИЛИ,первый выход первого одновибратора соединен с первым входом одиннадцатого элемента ИЛИ, второй выход первого . одновибратора соединен с первыми входами четвертого и двенадцатого элементов ИЛИ, единичный выход перного триггера пуска соединен с первым входом тринадцатого элемента ИЛИ, выход которого соединен с вторым входом пуска блока синхронизации и с нулевыми входами первого и второго триггеров управления, единичный выход второго триггера пуска соединен с вторым входом тринадцато,го элемента ИЛИ, с третьим входом

,пуска блока синхронизации, выход поля метки управления синхронизацией первого регистра адреса соединен с вторыми входами четвертого, одиннадцатого, двенадцатого элементов ИЛИ, выход поля метки управления синхронизацией второго регистра адреса соединен с вторыми входами пятого, девятого, десятого элементов ИЛИ, выход девятого элемента ИЛИ

1166 . соединен с первым входом первого элемента И и первым управляющим входом коммутатора, выход одиннадцатого элемента ИЛИ соединен с вторым входом первого элемента И и вторым управляющим входом коммутатора, первый и второй выходы группы выходов блока синхронизации соединены с входами синхронизации соответственно первого и второго регистров адреса, третий, четвертый, пятый выходы группы выходов блока синхронизации соединены с входами синхронизации соответственно первого, второго и третьего регистров микрокоманд, выход поля метки управления синхронизацией первого регистра микрокоманд соединен с инверсным входом второго элемента И, с первым входом четвертого элемента И, со счетным входом первого триггера управления и с первым входом разрешения выработки тактовых импульсов группы входов блока синхронизации, единичный и нулевой выходы первого триггера управления соединены соответственно с вторым и третьим входами группы входов блока синхронизации, выход поля метки управления синхронизацией второго регистра микрокоманд соединен с инверсным входом третьего элемента И, с вторым входом четвертого элемента И, со счетным входом второго триггера управления и с четвертым входом группы входов

110 блока синхронизации, единичный и нулевой выходы второго триггера управления соединены соответственно с пятым и шестым входами группы входов блока синхронизации, выход четвертого элемента И соединен с седьмым входом группы входов блока синхро- низации, выход поля первой метки управления синхронизацией третьего регистра микрокоманд соединен с первым входом пятого элемента И и с прямым входом шестого элемента И, выход которого соединен с входом третьего одновибратора и с вторым входом разрешения выработки тактовых импульсов группы входов блока синхронизации, выход поля второй метки управления синхронизацией третьего регистра микрокоманд соединен с инверсным входом шестого элемента И и с вторым входом пятого элемента И, выход которого соединен с входом четвертого одновибратора и с третьим входом разрешения выработки тактовых импульсов группы входов блока синхронизации, выход третьего одновибратора соединен с третьими входами пятого и десятого элементов ИЛИ, выход четвертого одновибратора соединен с третьими входами четвертого и двенадцатого элементов ИЛИ, выходы десятого и двенадцатого элементов ИЛИ соединены соответственно с вторыми входами первого и второго блоков элементов И.

Изобретение относится к цифровой вычислительной технике и может быть . использовано при разработке микропрограммных устройств управления параллельных вычислительных и управляю-. щих систем.

Известны микропрограммные устройства управления, содержащие первый и второй блоки памяти микрокоманд, регистры микрокоманд и адреса,фор- 19 мирователи адреса, триггеры, элементы И (1) и (2) .

Недостатками указанных устройств являются низкая производительность и узкая область применения, обусловлен- 1 ные невозможностью управления параллельными процессами.

Известно также микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй коммутаторы, блок синхронизации, первый и второй триггеры управления, элементы И, ИЛИ (З).

Недостатками данного устройства являются низкая производительность, обусловленная отсутствием технических средств для управления параллельными процессами и перетактовкой

6110 4 з 1 16 устройства при последовательном выполнении двух четных (нечетных) микрокоманд, а также низкая достоверность функционирования.

Наиболее близким к изобретению по технической сущности и достигаемому результату является микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй ре-. 10 гистры адреса, первый и второй регистры микрокоманд, первый и второй коммутаторы, формирователь так.— товых импульсов, первый и второй формирователи адреса, первый и второй триггеры управления, первый и второй элементы И, блок элементов ИЛИ, схема сравнения, третий, четвертый и пятый триггеры управления, третий и четвертью коммутато- 20 ры третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы ИЛИ, первый и второй элементы И-НЕ и одновиб->5 ратор, причем входы логических условий устройства соединены с первыми информационными входами первого и второго формирователей адреса, выходы которых соединены с первыми вхо- 30 . дами соответственно первого и второго регистров адреса, вход кода операции устройства соединен с вторыми информационными входами первого и втброго регистров адреса, выходы которых соединены с информационными входами соответственно первого и второго блоков памяти микрокоманд, выходы пер-. вого и второго элементов И соединены с управляющими входами соответст- 40 венно первого и второго блоков памяти микрокоманд, выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первые управляющие выходы 45 первого и второго регистров микрокоманд соединены с единичными входами соответственно первого и второго триггеров управления, выходы микроопераций первого и второго регистров 50 микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого является выходом микроопераций устройства, - выход адреса первого регистра микро- 55 команд соединен с первыми информационными входами первого и второго коммутаторов, выход адреса второго регистра микрокоманд соединен с вторыми информационными входами первого и второго коммутаторов, выходы кото- рых соединены с вторыми информационными входами соответственно первого и второго формирователей адреса, вход кода операции устройства через первый элемент ИЛИ соединен с единичным входом третьего триггера управления, единичный выход которого соединен с входом формирователя тактовых импульсов, первый выход формирователя тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов, выходы которых соединены с первыми входами соответственно первого и второго элементов И, второй и третий выходы формирователя тактовых импульсов соединены соответственно с вторыми и третьими информационными входами третьего и четвертого коммутаторов, единичньпЪ выход четвертого триггера управления соединен с первыми управляющими входами третьего и четвертого коммутаторов, первыми входами третьего, четвертого и пятого элементов И,первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, второй управляющий выход первого регистра микрокоманд с6единен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, второй управляющий выход второго .регистра микрокоманд соединен с первым входом четвертого и вторым входом второго элемента ИЛИ, выход которого соединен с Т-входом пятого триггера управления, единичный выход которого соединен с вторыми управляющими входами третьего и четвертого коммутаторов, нулевой выход пятого триггера соединен с . третьими управляющими входами третьего и четвертого коммутаторов, третьи управляющие выходы первого и второго регистров микрокоманд.через йятый элемент ИЛИ соединены с единичным входом четвертого триггера управления, нулевой выход которого соединен с вторым управляющим входом первого ,коммутатора и первым управляющим

5 11661 входом второго коммутатора, нулевйе выходы первого и второго триггеров управления соединены с вторыми входами соответственно третьего и пя-того элементов И, выходы которых 5 соединены с вторыми входами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, третьи управляющие вхо- 1О ды первого и второго регистров микрокоманд соединены с третьими управляющими входами соответственно первого и второго коммутаторов, единичный выход первого триггера управле- 15 ния соединен с вторым входом первого элемента И-НЕ и первым входом шес-. того элемента И, единичный выход второго триггера управления соединен с вторым входом второго элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И и через одновибратор— с нулевыми входами первого, второго 25 и четвертого триггеров управления, выходы адреса первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами схемы сравнения, прямой и инверсный выходы которой соединены с вторыми входами соответственно седьмого и восьмого элементов И, выход седьмого элемента И соединен с третьими входами третьего и четвертого элементов ИЛИ, выход восьмого

35 элемента И соединен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соединены соответственно с нулевым входом третьего триггера управления и выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми входами шестого элемента ИЛИ и четвертого элемента И, 45 .выход которого соединен с входом седьмого элемента ИЛИ (4) .

- Недостатками известного устройства являются большог объем оборудования, вызванный избыточностью 50 блоков памяти, и низкое быстродействие при реализации параллельных микроподпрограмм, обусловленное перестройкой устройства в одноплечевую . структуру. Вольшой объем оборудова- 55 ния, вызванный избыточностью блоков памяти устройства, обусловлен двумя причинами: избыточностью блоков па!

О 6 мяти каждого плеча устройства из-sa хранения многократно повторяющихся микроподпрограмм, выполняемых в последовательном и параллельном режимах для управления одним объектом (горизонтальная избыточность) и избыточностью блоков памяти устройства, которая вызвана большим количеством идентичных микроподпрограмм для управления параллельными каналами, хранимых в блоках памяти (вертикальная избыточность). В последовательном режиме функциоиирования устройство представляет собой двухплечевую структуру в которой обращение к двум блокам памяти производится за счет двух последовательностей тактовых импульсов сдвинутых один относительно другого. Период следования тактовых импульсов устройства в данном режиме равен 1;() При переходе в параллельный режим устройство перестраивается в одноплечевую структуру и период следования тактовых импульсов устройства становится равным 2й,,что и обуславливает низкое быстродействие.

I цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в параллельное микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, первый ч второй формирователи адреса, первый и второй рой коммутаторы адреса, коммутатор, первый одновибратор, первый и второй триггеры пуска, первый и второй триггеры управления, блок синхронизации, первый, второй, третий, четвертый, пятый, шестой элементы ИЛИ, первый, второй,. третий, четвертый, пятый, шестой элементы И, первый блок элементов ИЛИ, причем первая группа входов кода операции устройства соединена с первым информационным входом первого регистра адреса и с входом первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера пуска, выход второго элемента ИЛИ соединен с нулевым входом первого триггера пуска, единичный выход которого соединен с первым входом пуска блока синхронизации, выход третьего элемента ИЛИ соединен с

1166

7 единичным входом второго триггера пуска, вторая группа входов кода операции устройства соединена с первым информационным входом второго. регистра адреса, первый вход логических условий устройства соединен с первым входом первого формирователя адреса, выход которого соединен с вторым информационным входом первого регистра адреса, выход четверто- 10 го элемента ИЛИ соединен с прямым н инверсным управляющими входами первого коммутатора адреса, выходы кода логических условий и немодифицируемых разрядов адреса которо- 15

ro соединены. соответственно с вторым входом первого формирователя адреса и третьим информационным входом первого регистра адреса, выход второго формирователя адреса соединен щ с вторым информационным входом второго регистра адреса, выход пятого элемента ИЛИ соединен с прямым и инверсным управляющими входами второго коммутатора адреса, выходы кода логических условий и немодифицируемых разрядов адреса которого соединены .соответственно с первым входом второго формирователя адреса и третьим информационным входом второго формирователя адреса, выходы полей адреса первого и второго ре. гистров адреса соединены соответственно с входами первого и второго блоков памяти микрокоманд, выходы которых соединены соответственно с информационными входами первого и второго регистров микрокоманд,выход поля микроопераций первого регистра микрокоманд соединен с первым входом первого блока элементов ИЛИ, группа выходов которого является первым выходом микроопераций устройства, выходы полей адреса, кода логических условий и модифицируемого разряда 45 адреса первого и второго регистров микрокоманд соединены с первыми

4 информационными входами соответственно первого и второго коммутаторов адреса, выход первого элемен- 50 та И соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен с входом первого одновибратора, дополнительно введен третий блок памяти микроко- 55 манд, третий регистр микрокоманд, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринад110 8 цатый элементы ИЛИ, второй блок элементов ИЛИ, первый и второй блоки элементов И, второй, третий и четвертый одновибраторы, причем второй вход логических условий устройства соединен с вторым входом второго формирователя адреса, входы меток управления синхронизацией первой и второй групп входов кода операции устройства соединены соответственно с первым и вторым синхронизируемым входом блока синхронизации, выход которого соединен с установочными входами первого, второго и третьего регистров микрокоманд, выход конца работы группы выходов первого блока элементов ИЛИ соединен с вторым входом второго элемента ИЛИ, выход конца работы группы выходов второго. блока элементов ИЛИ соединен с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входЬм второго триггера пуска, выход первого элемента И соединен с вторым входом шестого элемента ИЛИ и является выходом ошибки устройства, вторая группа входов входа кода операции устройства соединена с входом третьего элемента ИЛИ, выходы полей адреса первого и второго регистров адреса соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с входом третьего блока памяти микрокоманд, выход третьего блока памяти микрокоманд соединен с информационным входом третьего регистра микрокоманд, выходы полей адреса, коды логических условий и модифицируемого разряда адреса которого соединены с вторыми информационными входами первого и второго комму таторов адреса, выход поля микроопераций третьего регистра микрокоманд, соединен с первыми входами первого и второго блоков элементов И, выходы которых соединены соответственно с вторым входом первого блока элементов ИЛИ и с первым входом второго блока элементов ИЛИ, группа выходов второго блока элементов ИЛИ является вторым выходом микроопераций устройства, выходы полей адреса, кода логических условий и модифицируемого разряда адреса первого и второго регистров микрокоманд соединены соответственно

1166 с входами седьмого и восьмого элементов ИЛИ, выходы которых соединены соответственно с прямыми входами второго и третьего элементов И, выход третьего элемента И соединен с входом второго одновибратора; первый выход которого соединен с первым входом девятого элемента ИЛИ, второй выход второго одновибратора соединен с первыми входами пятого и де- fp сятого элементов ИЛИ, первый выход первого одновибратора соединен с первым входом одиннадцатого,элемента ИЛИ, второй выход первого одновибратора соединен с первыми входами 15 четвертого и двенадцатого элементов

ИЛИ, единичный выход первого триггера пуска соединен с первым входом тринадцатого элемента ИЛИ, выход которого соединен с вторым входом . yp пуска блока синхронизации и с нулевым входами первого и второго триггеров управления, единичный выход второго триггера пуска соединен с вторым входом тринадцатого элемен- 25 та ИЛИ, с третьим входом пуска блока синхронизации, выход поля метки уп.равления синхронизацией первого регистра адреса соединен с вторыми входами четвертого, одиннадцатого, двенадцатого элементов ИЛИ, выход поля метки управления синхронизацией второго регистра адреса соединенс вторыми входами пятого, девятого, десятого элементов ИЛИ, выход девя35 того элемента ИЛИ соединен с первым входом первого элемента И и первым управляющим входом коммутатора, выход одиннадцатого элемента ИЛИ соединен с вторым входом первого элемента И н вторым управляющим входом коммутатора, .первый и второй выходы группы выходов блока синхронизации соединены с входами синхронизации соответственно первого и вто- 45 рого регистров адреса, третий, четвертый, пятый выходы группы выходов блока синхронизации соединены с входами синхронизации соответствен» но первого, второго и третьего ре- 50 гистров микрокоманд, выход поля метки управления синхронизацией первого регистра микрокоманд соединен с инверсным входом второго элемента И, с первым входом четвертого 55 элемента И, со счетным входом первого триггера управления и с первым входом разрешения выработки тактовых

lO импульсов группы входов блока синхронизации, единичный и нулевой вы ходы первого триггера управления соединены соответственно.с вторым и третьим входами группы входов блока синхронизации, выход поля метки управления синхронизацией второго регистра .микрокоманд соединен с инверсным входом третьего элемента И, с вторым входом четвертого элемента И, со счетным входом второго триггера управления и с четвертым входом группы входов блока синхронизации, единичный и нулевой выходы второго триггера управления соединены соответственно с пятым и шестым входами группы входов блока синхронизации, выход четвертого элемента И соединен с седьмым входом группы входов блока синхронизации, выход поля первой метки управления синхронизацией третьего регистра микрокоманд соединен с первым входом пятого элемента И и с прямым входом шестого элемента И, выход которого соединен с входом третьего одновибратора и с вторым входом разрешения выработки тактовых импульсов группч входов блока синхронизации, выход поля второй метки управления синхронизацией третьего регистра микрокоманд соединен с инверсным входом шестого элемента И и с вторым входом пятого элемента И, выход которого соединен с входом четвертого одновибратора и третьим входом разрешения выработки тактовых импульсов группы входов блока синхронизации, выход третьего одновибратора соединен с третьими входами пятого и десятого элементов ИЛИ, выход четвертого одновибратора соединен с третьими входами четвертого и двенадцатого элементов ИЛИ, выходы десятого и двенадцатогс элементов ИЛИ соединены соответственно с вторыми входами первого и второго блоков элементов И.

Сущность изобретения состоит в повышении быстродействия устройства за счет введения специального блока памяти,в котором бесповторно хранятся микроподпрограммы и который позволяет сохранить двуплечевую структуру устройства для калщого объекта управления в параллельном вежиме функционирования.

ll

Введение третьего блока памяти микрокоманд, третьего регистра микрокоманд, седьмого, восьмого, девятого, одиннадцатого и тринадцатого элементов ИЛИ и обусловленных ими связей позволяет обеспечивать двуплечевую структуру устройства для каждого объекта -управле- ния.

Введение десятого и двенадцатого элементов ИЛИ, второго, третьего и четвертого блоков эле, ментов ИЛИ и обусловленных нми связей позволяет обеспечить выдачу сигналов микроопераций, считываемых из третьего блока памяти микрокоманд, попеременно на два объекта управления.

Введение третьего и четвертого одновибраторов и обусловленных ими связей позволяет обеспечить считывание подряд двух четных (нечетных) микрокоманд из третьего блока памяти микрокоманд при управлении одним . объектом.

На фиг. 1 приведена функциональная схема микропрограммного устройства управления, на фиг.2 — функциональная схема блока синхронизации; на фиг.3 — функциональная схема формирователей адреса, на фиг.4формат микрокоманд, записываемых в регистры адреса н регистры микрокоманд, на фиг. 5-7 = временные диаграммы работы устройства в различных режимах функционирования.

Микропрограммное устройство управления (фиг.1) содержит первый блок 1 памяти микрокоманд, третий блок 2 памяти микрокоманд, второй блок 3 памяти микрокоманд, блок 4 синхронизации, первый регистр 5 адреса, содержащий поле 5.1 адреса и поле 5.2 метки управления синхронизации второй регистр 6 адреса, содержащий поле 6.1 адреса и поле 6.2 метки. управления синхронизации, первый регистр 7 микрокоманд, содержащий поле 7.1 адреса, поле 7.2 кодов логических условий, поле 7.3 модифицируемого разряда, поле 7.4 микроопераций и поле 7.5 метки управления синхронизацией, третий регистр 8 микрокоманд, содержащий поле 8.1 адреса, поле 8.2 номеров логических условий, поле

8.3 модифицируемого разряда, поле

8.4 микроопераций, поля первой 8.5

66110 l2 и второй 8.6 меток управления синхронизацией, второй регистр 9 микро. команд, содержащий поле 9. 1 адреса, поле 9.2 номеров логических . условий, поле 9.3 модифицируемого разряда, поле 9.4 микроопераций и поле 9.5 метки управления синхронизацией, первый формирователь 10 адреса, второй формирователь 11

10 адреса, первый коммутатор 12 адреса, второй коммутатор. 13 адреса, коммутатор 14, первый триггер 15 пуска, второй триггер 16 пуска, первый триггер 17 управления, вто"

15 рой триггер 18 управления, первый блок 19 элементов И, второй блок 20 элементов И, второй элемент И 21, третий элемент И 22, первый элемент И 23, пятый элемент И 24, о шестой элемент И 25, четвертый элемент И 26, четвертый элемент ИЛИ

27, пятый элемент ИЛИ 28, первый элемент ИЛИ 29, третий элемент ИЛИ

30, второй элемент ИЛИ 31, шестой элемент ИЛИ 32, одиннадцатый элемент ИЛИ 33, тринадцатый элемент ИЛИ

34, девятый элемент ИЛИ 35, седьмой элемент ИЛИ 36, двенадцатый элемент ИЛИ 37, десятый элемент ИЛИ 38, восьмой элемент ИЛИ 39, первый .блок 40 элементов ИЛИ, второй блок

41 элементов ИЛИ, первый одновибратор 42, содержащий поле 42.1 задержки на, и поле 42.2 задерж. ки на, второй одновнбратор 43, 35 г содержащий поле 43.1 задержки на ар и поля 43.2 задержки на о д, третий одновибратор 44, четвертый одновибратор 45.

40 Кроме того, микропрограммное устройство содержит вход 46 кода операции устройства, первую 46.1 (вторая 46.2) группу входов кода операции устройства по которым по45 даются коды операции, реализуемые в первом (втором) канале устройства, метки 46.3 (46.4) управления синхронизацией первого (второго) канала устройства, вход 47(48) логических

50 условий первого (второго) канала устройства, первый выход 49 микроопераций устройства и выход 49.1 конца работы первого канала устройства, второй выход 50 микроопераций

Ы устройства и выход 50.1 конца работы второго канала устройства,выход 51 ошибки устройства, единичный выход 52 (53) первого (второго) триг1166

30

13 гера 16 (71) пуска (управляющие входы блока 4 синхронизации),выход

54 третьего (четвертого 55) одновибратора 44 (45), единичный (нулевой) выход 56(57) первого триггера 17 управления, выход 58 элемента И 26, выход 59 элемента И 24, выход 60 элемента. И 25, единичный

61 (нулевой 62) выход второго триггера 18 управления, выход 63 элемента ИЛИ 33 и выход 64 элемента ИЛИ 35, выход 65 (66) синхронизации первого (второго) регистра

5(6) адреса, выходы 67-69 синхронизации первого 7, третьего 8 и второго 9 регистров микрокоманд соответственно, выход 70 .элемента ИЛИ 34, группу входов 71 блока 4 синхронизации, группу выходов 72 блока 4 синхронизации, выход 73 блока 4 син-, 20 хронизации, группу входов 74 кодов логических условий, которые через коммутатор 12 адреса поступают на вход формирователя 10 адреса, группу входов 75 немодифицируе- 25 мых разрядов, адрес которых через коммутатор 12 поступает на вход регистра 5, группу входов 76 кодов логических условий, которые через блок коммутатор 13 поступают на вход формирователя,11 адреса, группу входов 77 немодифицируемых разрядов адреса, которые через коммутатор 13 поступают на вход регистра 6.

Блок 4 синхронизации (фиг.2) содержит генератор 78 тактовых импульсов, выходы 78.1-78.3 генератора импульсов и ьэ соответственЛ но (фиг. 5-7), коммутаторы 79-81 тактовых импульсов, элементы ИЛИ

82 и 83, элементы И 84-90, выход 86 элемента И 85, выход 91 элемента И 90, управлякяций вход 92 коммутаторов 79 и 81 (нулевой выход 1$

57 первого триггера 17 управления (фиг.1 и 2) управляющий вход 93 коммутатора 79 (выход 58 элемента И 24), управляющий вход 94 коммутаторов 79 и 81 (единичный вы- 50 ход 56 первого триггера 17 управления), управляющий вход 95 коммутаторов 80 и 81 (единичный выход 61 второго триггера 18 управления), управляющий вход 96 коммутатора 80 55 (выход 60 элемента И 25), управляющий вход 97 коммутаторов 80 и 81 (нулевой выход 62 второго тригге110 14 ра 18 управления), управляющий вход . 98 коммутатора 81 (выход 58 элемента И 26), управляющий вход 99 коммутатора 81 (выход поля 7.5 метки управления синхронизацией первого регистра 7 микрокоманд), управляющий вход 100 коммутатора 81 (выход поля 9.5 метки управления синхронизацией второго регистра 9 микрокоманд), выход 101 коммутатора 79 (вход 67 синхронизации первого регистра 7 микрокоманд),выход 102 элемента И 87 (вход 65 синхронизации первого регистра 5 адреса), выход 103 элемента И 88 (вход 66 синхронизации второго регистра 6 адреса), выход 104 коммутатора 81 (вход 68 синхронизации третьего регистра 8 микрокоманд), выход 105 коммутатора 80 (вход 69 синхронизации второго регистра 9 микрокоманд).

Формирователь 10 (11) адреса (фиг.3) содержит мультиплексор 106 и элемент ИЛИ 107.

На фиг.4 показаны форматы микрокоманд. Форма А микрокоманд, записываемых в регистры 5 и 6 адреса, содержит поле адреса А и поле метки М1, причем .

1; если первая микрокоманда должна быть считана из блока 2 памяти 2;

О, если первая микрокоманда должна быть считана из блока 1 (3) памяти.

Формат В микрокоманд, записываемых в регистры 7 и 9 микрокоманд, содержит поле адреса А, поле кодов логических условий Лу,,поле модифицируемого разряда МР адреса, поле микроопераций МО, поле метки М2 управления синхронизацией, причем

1, если после нечетной (четной) микрокоманды должна следовать нечетная (четная) микрокоманда, Π— в противном случае

Формат С микрокоманд, записываемых в третий регистр 8 микрокоманд, содержит поле адреса А, по