Устройство для сопряжения цифровой вычислительной машины с линиями связи

Устройство для сопряжения цифровой вычислительной машины с линиями связи

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ЛИНИЯМИ СВЯЗИ, содержащее дешифра- s тор, регистр режимов, блок прерываНИИ , блок управления, первый и второй коммутаторы, первый, второй блоки приемопередатчиков, преобразог ватель последовательного кода в параллельный и обратно, причем информационный вход регистра режимов и выход первого коммутатора подключены к выходной и входной информационным шинам ЦВМ, вход дешифраторд соединен с адресной шиной ЦВМ, выход запроса на прерывание блока прерьшаний и выход сопровождения выходной информации блока управления соединены с одноименньми входными шинами ЦВМ, вход ответа на прерывание блока пр рьгоаний и вход сопровождения входной информации соединены с выходными одноименными шинами ЦВМ, шинные входы и вькоды первого и второго блоков приемопередатчиков подключены к первой , и второй линиям связи, информационнью входы первого и второго блоков приемопередатчиков соединены с последовательным выходом преобразователя последовательного кода в параллельньй и обратно, информационные выходы первого и второго блоков приемопередатчиков соединены соответственно с первым и вторым входами первого коммутатора, выход которого соединен с последовательным входом преобразователя последовательного кода в параллельный и обратно, вход разрешения преобразования и выход конца преобразования которого соединены с соответствующими выходом и входом блока управления, первый и второй выходы дешифратора соединены соответственно с входами разрешения. . приема регистра режимов и блока управления , управляющий вход второго (Л коммутатора соединен с выходом разрешения передачи блока управления, вход режима передачи блока управления соединен с выходом соответствуюлцего разряда регистра режимов, вход разрешения прерывания блока прерьтаний соединен с выходом Соответствующего разряда регистра режимов, о т -г личающее ся тем, что, с целью повьшения быстродействия, в него введены блок прямого доступа в паМять , первый и второй блоки вьщачиадреса , регистр состояния, регистр входной информации, регистр выходной информации, третий коммутатор, триггер выбора канала, первый и второй элементы ИЛИ, причем выход требования прямого доступа в память и вход разрешения прямого доступа в память блока прямого доступа в память подключены к одноименным входу и выходу ЦВМ, выходы разрешения приема входной информации блока прямого доступа в память и блока управления соеди-.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (39) (11!

4(51) G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

В- ЕСОЮЗцм

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Ц „ ;,;„",",. .;;„!3 I

Н ABTOPCKOMV СВИДЕТЕЛЬСТВУ "- 4 (21) 3603661/24-24 (22) 09.06.83 (46) 07.07.85 Бюл. И 25 (72) В.А. Бергер, В.А. Горин, Г.А.Иконников, А.С.Парфенов и В.В.Яскевич (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 554534, кл. G 06 F 3/04, 1975.

Авторское свидетельство СССР

В 962905, кл. G 06 F 3/04, 1980. (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С

ЛИНИЯМИ СВЯЗИ, содержащее дешифратор, регистр режимов, блок прерыва- ний, блок управления, первый и второй коммутаторы, первый, второй блоки приемопередатчиков, преобразо-. ватель последовательного кода в па-. раллельный.и обратно, причем информационный вход регистра режимов и выход первого коммутатора подключены к. выходной и входной информационным шинам ЦВМ, вход дешифратор соединен с адресной шиной ЦВМ, выход запроса на прерывание блока прерываний и выход сопровождения выходной информации блока управления соединены с одноименными входными шинами ЦВМ, вход ответа на прерывание блока прерываний и вход сопровождения входной информации соединены с выходными одноименными шинами ЦВМ, шинные входьг и выходы первого и второго блоков приемопередатчиков подключены к первой.и второй линиям связи, информационные входы первого и второго блоков приемопередатчиков соединены с последовательным выходом преобразователя последовательного кора в параллельный и обратно, информационные выходы первого и второго блоков приемопередатчиков соединены соответственно с первым и вторым входами первого коммутатора, выход которого соединен с последовательным входом преобразователя последовательного кода в параллельный и обратно, вход разрешения преобразования и выход конца преобразования которого соединены с соответствующими выходом и входом блока управления, первый и второй выходы дешифратора соединены соответственно с входами разрешения. приема регистра режимов и блока управления, управляющий вход второго коммутатора соединен с выходом разрешения передачи блока управления, вход режима передачи блока управления соединен с выходом соответствующего разряда регистра режимов, вход разрешения прерывания блока прерываний соединен с выходом соответствующего разряда регистра режимов, о т — . л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок прямого доступа в па-

Мять, первый и второй блоки выдачиадреса, регистр состояния, регистр входной информации, регистр выходной информации, третий коммутатор, триггер выбора канала, пепвый и второй элементы ИЛИ, причем выход требования прямого доступа в память и вход разрешения прямого доступа в память блока прямого доступа в память подключены к одноименным входу и выходу

ЦВМ, выходы разрешения приема входной информации блока прямого доступа в память и блока управления соеди1166123 иены с входами первого элемента ИЛИ, выход которого соединен с тактовым входом регистра входной информации, информационный вход которого, а также информационные входы первого и второго блоков выдачи адреса подключены к информационной шине ЦВМ, выход регистра входной информации соединен с первым информационным входом третьего коммутатора и первым входом команды блока управления, второй информационный вход третьего коммутатора соединен с выходом кода состояния блока управления, выход третьего коммутатора соединен с параллельным информационным входом преобразователя последовательного кода в параллельный и обратно,. параллельный выход которого соединен,с информационным входом регистра выходной информации, выход которого соединен с вторым входом команды блока управления и первым информационным входом второго коммутатора, тактовый вход регистра выходной информации соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами разрешения приема выходной информации блока управления и блока прямого доступа в память, первый и второй выходы разрешения выдачи адреса которого соединены с соответствующими входами первого и второго блоков выдачи адреса соответственно, входы выбора которых соединены с третьим и четвертым выходами дешифратора соответственно, выходы первого и второго блоков выдачи адреса соединены с вторым и третьим информационными выходами второго коммутатора, четвертый информационный вход которого соединен с выходом регистра состояния, вход которого соединен с информационным выходом блока управ-. ления, входы запроса на прерывание и запроса доступа в память блока прерыI ваний и блока прямого доступа в память соответственно соединенш с выходами соответствующих разрядов регистра состояния, вход режима прямого доступа в память блока прямого доступа в память соединен с выходом соответствующего разряда регистра режимов,:вход триггера выбора канала соединен с выходом соответствующего разряда регистра режимов, прямой и инверсный выходы триггера выбора канала соединены с разрешающими входами первого и второго приемоперадатчиков, причем блок управления содержит дешифратор, коммутатор, счетчик, первый, второй и третий регистры, элемент И, элемент задержки, приЧем первый второй и третий входы дешифратора являются соответственно входом режима. передачи, входом разрешения приема и входом сопровождения входной информации блока управления, первый и второй информационные входы коммутатора соединены соответственно с первой и второй группами входов дешифратора и являются первым и вторым входами команды блока управления, четвертый вход дешифратора, счетный вход счетчика, тактовые входы второго и третьего регистров соединены между собой и являются входом конца преобразования блока управления, первый выход дешифратора соединен с входом элемента задержки, выход которого соединен с тактовым входом первого регистра и первым входом элемента И, второй вход которого соединен с вторым выходом дешифратора, а выход элемента.

И соединен с входом записи счетчика, информационный вход которого соединен с выходом коммутатора, третий информационный вход которого соединен с первой группой выходов дешифратора, выход счетчика соединен с пятым входом дешифратора, вторая группа выходов дешифратора соединена с информационным входом первого регистра, выход которого соединен с информационным входом второго регистра, первый и второй выходы которого являются выходом разрешения передачи, выходом начала преобразования блока управления, третий выход соединен с шестым входом дешифратора, группа выходов второго регистра является информационным выходом блока управления, третья группа выходов дешифратора соединена с информационным входом третьего регистра, первый, второй выходы которого являются выходами разрешения приема входной информации и выходной ийформации блока соответственно, группа выходов третьего регистра является. выходом кода состояния блока, причем блок прямого доступа в память содержит регистр запросов,,первый и второй элементы И, элемент ИЛИ, дешифратор, вход регистра запросов является входом запросов прямого доступа в память

11661 блока, выходы регистра соединены с группой входов дешифратора и с входами элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, второй вход первого элемента И соединен с выходом первого триггера, а выход первого элемента И соединен с установочным .входом второго триггера, сбросовый

-вход которого соединен с первым выходом дешифратора, а инверсный выход второго триггера соединен с первым входом дешифратора и сбросовым входом первого триггера, установочный вход которого соединен с вторым входом дешифратсра и. является входом разрешения прямого доступа в память блока, первый, второй, третий и четвертый выходы дешифратора являются первым и вторым выходами разрешения выдачи адреса блока и выходами приема входной информации и выходной информации блока, второй вход второго элемента И является входом режима прямого доступа в память блока,а выход второго элемента И, единичный

23 выход второго триггера и шестом выход дешифратора образуют выход требования прямого доступа в память блока, причем блок выдачи адреса содержит счетчик, элемент НЕ, первый и второй элементы И, элемент ИЛИ, элемент задержки, регистр, первый вход первого элемента И и вход элемента НЕ образуют вход выбора блока, второй вход первого элемента И соединен с выходом элемента НЕ, а выход первого элемента

И соединен с входом записи счетчика, информационный вход которого является информационным входом блока, счетный вход счетчика соединен с выходом элемента задержки, выход счетчика соединен с информационным входом регистра, выход которого является выходом блока, а тактовый вход регистра соединен с выходом элемента ИЛИ, первый вход которого соединен с входом элемента задержки и выходом второго элемента

И, первый вход которого и второй вход элемента ИЛИ образуют вход выдачи адреса, а второй вход второго элемента И соединен с входом выбора блока.

Изобретение относится к вычислительной технике и может. быть использовано для сопряжения вычислительных машин с интерфейсами типа "общая ши° е на с последовательными линиями связи, например "Манчестер-П", объединяю" щими ЦВИ и абонентов в йнформацион- но-измерительные и автоматизированные системы управления.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 — представлена блоксхема устройства; на фиг. 2 — функ циональная схема блока управления; на фиг. 3 и 4 — временные диаграммы блока управления; на фиг. 5 — функциональная схема блока прямого доступа в память; на фиг. 6 — функциональная схема блока выдачи адреса.

Устройство содержит дешифратор

20 регистр 2 режимов, предназначенный для хранения сигналов, определяющих режим работы устройства, блок 3 прерываний, осуществляющий выдачу сигналов запроса прерываний в ЦВМ и передачу векторов прерывания, блок

4 управления, управляющий операциями обмена информацией между ЦВМ и линией связи под управлением команды, полученной в ЦВМ, или от линии связи, коммутатор 5, осуществляющий коммутацию информации, поступающей от различных источников под управлением сигналов от блока управления обменом информации, блок 6 прямого доступа в память, осуществляющий прием из

ЦВМ и выдачу в ЦВМ сигналов, обеспечивающих работу устройства в ОЗУ ЦВМ без участия центрального процессора,блоки 7, и 7 выдачи адреса, осуществляющие хранение адресов ячеек ОЗУ,с которыми будет производиться обмен информацией и автоматическое изменение адресов при каждом цикле обмена, регистр 8 состояния, предназначенный для хранения результатов действий, выполненных устройством, регистр 9

3 1166 входной информации, предназначенный для временного хранения команды и информации, передаваемой в линию связи, регистр 10 входной информации, служащий для временного хранения принятой информации и команды, коммутатор 11, осуществляющий передачу информации на вход преобразователя информации, преобразователь 12 последовательного кода в параллельный и fo обратно, служащий для преобразования последовательного кода в параллельный при.приеме информации и преобразования параллельного кода в последовательный при выдаче информации устройагвом, блоки 13 и 13 приемопередатчиков, осуществляющие прием— передачу информации и согласование уровней сигналов между устройством и линией связи, триггер 14 выбора 2п канала, обеспечивающий выбор рабочего канала, коммутатор 15, обеспечивающий подключение нужного приемника к последовательному входу преобразовательного кода в параллельный и об- ZS ратно, элементы ИЛИ 16 и 17.

Блок 4 управления (фиг. 2).содержит дешифратор 18, элемент 19 задержки, регистры 20 — 22, элемент И 23, счетчик 24, коммутатор 25, входы

26 - 30, выходы 31 — 36, вход — выход 37.

Блок 6 прямого доступа в память (фиг. 5) содержит триггер 38, элемент И 39, триггер 40, дешифратор 41, регистр 42 запросов, элемент ИЛИ 43, элемент И 44, входы 45 — 47, выхо- ды 48.- 52 °

Блоки 7< и 7 выдачи адре са (фиг. 6) идентичны и содержат элемент И 53, 4О счетчик 54, регистр 55, элемент

НЕ 56, элемент И 57, элемент 58 задержки, элемент ИЛИ 59,.входы 60—

62, выход 63.

Предлагаемое устройство осущест- 45 вляет.обмен информацией между внешним устройством и оперативной памятью

ЦВМ под управлением команд, поступивших или от ЦВМ, или иэ линии связи в зависимости от сигналов из регистра 5О режимов. Работа происходит как в режиме прерывания программы ЦВМ, так и в режиме прямого доступа к памяти (ПДП) ЦВМ, с выдачей сигналов прерывания при обнаружении не замаскированной причины прерывания ° Кроме того, устройство производит преобразование параллельного кода в последоватепь.—

123 4 ный при передаче информации в линию связи и преобразование последовательного кода в параллельный при приеме информации из линии связи.

Устройство работает следующим образом.

Программа УВМ записывает управляющую информацию в регистр 2 режимов и адреса массивов принимаемой и передаваемой информаций в блоки 7 и 7 выдачи адреса. В зависимости от содержимого регистра 2 устройство работает или под управлением команд, принимаемых от ЦВМ, или под управлением команд, принимаемых из линии связи.

Содержимое регистра 2 определяет также возможность работы в режиме ПДП и в режиме прерывания программы путем подачи соответствующих сигналов на блок 3 прерываний и блок 6 прямого доступа в память. ЦВМ адресует регистр 9 входной информации путем подачи на вход блока 4 управления соответствующего сигнала с выхода дешифратора 1. В этом случае блок 4 воспринимает информацию с выхода регистра 9 как команду и, .дешифровав ее, вьдает сигналы, разреш ощие работу преобразователю 12, который преобразует в последовательный код информацию, поступившую в него через коммутатор 11 из регистра 9, и через блок

13 приемопередатчика передает эту информацию как команду в линию связи. Номер работающего передатчика определяется сигналом, поступившим на вход триггера 14 выбора канала из регистра 2. Одновременно с этим процессом сигнал о том, что началась передача в линию связи, поступает в регистр 8 состояния. Из регистра

8 этот сигнал как требование ПДП поступает на блок 6 прямого доступа в память управления, который выставляет сигнал "Требование ПДП" в ЦВМ,а ЦВМ

Il / отвечает сигналом. Предоставление

ПДП" 47, и на блоки 7 или 7 поступает соответственно сигнал 50 или

51. Блок 7 через коммутатор 5 выдае ет адрес ячейки памяти ОЗУ в канал

ЦВМ. Содержимое этой ячейки ОЗУ записывается в регистр 9 под действием сигнала "Ввод в РД" 52. Окончив преобразование информации, преобразователь 12 выдает сигнал на блок

4 и, если не вся информация передана, преобразователь 12 вновь запускается сигналом с блока 4.

5 11661

Это продолжается до тех пор, пока не будет передано то количество слов, которое было указано в команде. Если в команде было дано указание принимать информацию, то, закон- . 5 чив передачу команды, устройство будет ожидать поступление из линии связи информации и эта информация, пройдя блок 13 и преобразователь 12, поступает на регистр 10 входной 10 информации и сигнал из регистра 8 состояния запустит блок 6, но теперь информация будет записываться в ячейку ОЗУ под управлением сигналов из блока 4. При возникновении ошибоч- 15 ных ситуаций сигналы из регистра 8 поступают на блок 3, который выставит соответствукяций адресу вектор в ЦВМ. Программа ЦВМ, в случае необ. ходимости, может читать содержимое 2б регистра 8 и переключать режим работы устройства. Если устройство будет находиться в реяпже исполнения команды из линии связи, то работа в этом случае аналогична работе в ре- 25 жиме приема команды от ЦВМ . за исклю- чением цикла получения команды и завершения ее исполнения. В этом случае устройство будет ожидать получения команды из линии связи. Полученная команда из.преобразователя 12 поступит в регистр 10 и на блок .4, затем следует выполнение команды.

После того, как будет принято или передано то количество слов, какое было указано в команде, блок 4 через

35 коммутатор. 11 выдает на вход преобразователя 12 содержимое внутреннего регистра 22 блока 4. Закончив передачу этой информации, устройство может перейти к другому циклу работы. Если .в процессе выполнения команды устройство получит новую команду, то оно начнет выполнение новой команды, а этот факт будет зафиксирован в регистре 8 и в регистре 2.

Блок управления (фиг. 2) работает. следующим образом.

При работе под управлением командами от ЦВМ (фиг. 3) сигнал PPI по- . 50 ступает из регистра 2 на вход 26, причем при PPI 1 осуществляется работа под управлением команд от ЦВМ, . а при PP1=0 — под управлением команд из линии связи. При получении коман- 55 ды от ЦВМ в дешифраторе 1 формируется сигнал ПК1, который поступает на вход 27 блока 4. В тот момент, когда

23

6 данные на группе входов 29 пригодны для считывания, из ЦВМ поступает сигнал ДЦ на вход 37, подтверждающий достоверность данных.

При совпадении этих сигналов формируется внутренний сигнал КП, который фиксируется в регистре 21. В зависимости от кода команды на выходе

35 формируется сигнал РП, разрешающий передачу информации и управлякиций элементом ИЛИ 16, или сигнал Пр на выходе 36, разрешающий прием информации и управляющий элементом ИЛИ 17.

На фиг. 3 приведен случай, когда сформирован .сигнал РП. При совпадении сигнала ДЦ на входе 37 и сигнала

ГП формируется сигнал ПП на выходе

33, запускающий преобразователь 12.

В ответ на этот сигнал с преобразователя 12 на вход 28 поступает сигнал

СП, подтверждающий факт передачи слова. Одновременно при поступлении сигнала СП формируется сигнал ЗД на выходе 31, поступающий в регистр 8 и информирукиций о необходимости ввода новых данных. Далее цикл повторяется. Счетчик 24 подсчитывает количество поступивших на него сигналов

СП с входа 28. Если на входе счетчика сформирован внутренний сигнал

"0" Сч, то вырабатывается сигнал КВ, поступающий в регистр 8 и информирующий о том, что команда выполнена. Прием информации аналогичен передаче информации за исключением того, что вместо сигнала РП на выходе 35 вырабатывается сигнал Пр на выходе 36 и на блок 4 поступает вместо сигнала СП сигнал СПр, сигнализирующий о том, что преобразователь 12 принял слово из линии связи, а в регистр 8 вместо сигнала ЗД с выхода 31 поступает сигнал ЗПр, информирующий о необходимости чтения принятых данных. При этом сигнал ДЦ на входе 37 служит подтверждением, что информация считывается ЦВМ и при приеме информации вырабатывается сигнал ПИ на выходе 32, управляющий работой коммутатора 5.

При работе под управлением коман- дами из линии связи (фиг. 4) на вход

26 поступает сигнал РР1-0, тогда с приходом сигнала ПК2 на вход 28, сигнализирующего о том, что преобразователь 12 принял команду, при его совпадении с сигналом СПр, на входе

28 вырабытывается сигнал КП, который т

7 116 612 вызывает появление сигнала Пр на выходе 36, если осуществляется передача информации, или сохраняет сигнал

РП на выходе 35 при приеме информа: .ции. 5

Дальнейшая работа аналогична . работе под управлением от команды.

ЦВМ (фиг, 3) эа исключением того, что после формирования внутреннего сигнала "0" Сч, независимо от того 10 ведется ли прием или передача информации, снимаются сигналы РП и Пр с выходов 35 и 36 соответственно, которые управляют записью .информации в регистр 9 или 10, а также проис- 15 ходит формирование на выходе 34 сигнала ВС,поступающего на коммутатор 11

Работа-блока прямого доступа в память (фиг,. 5) происходит следующим образом.

На вход 46 поступают сигналы за" просов прямого доступа в память блока, информирующие о необходимости ввода или вывода информации, которые запоминаются в регистре 42, с выхо- 25 дов которого они поступают на входы дешифратора 41 и через элемент

ИЛИ 43 на первый вход элемента И 44.

На второй вход элемента И 44 поступает сигнал предоставления ПДП с входа 45. С выхода 48 (с элемента

И 44) ЦВМ поступает сигнал требования ПДП. В ответ на это требование

ЦВМ посылает сигнал разрешения ПДП

«на .вход 47, который разрешает работу

35 дешифратора 41 и запоминается в триггере 38, тем самым переключая через элемент И 39 триггер 40, который вырабатывает сигнал подтверждения захвата шины на выходе 48. Сигнал с инверсного плеча триггера 40 сбрасы3 8 вает триггер 38 и разрешает работу дешифратора 41, выходы 49 и 50 которого .раэрешают вывод адреса, а выходы 5 1 и 52 соответственно ввод и вывод данных.

Схема выдачи адреса (фиг. 6) работает следующим образом.

На группу входов 61 иэ канала

ЦВМ поступает информация, которая записывается в счетчик 54 при отсутствии на входе элемента НЕ 56 началь" ного сигнала ЦВМ выбора блока и наличии сигнала на входе. 60, попадающего на вход предварительной установки счетчика 54. Появление сигнала

"Выбор блока" на группе входов 61 разрешает сигналу "Вывод адреса" на входе 62 через элемент И 57 и элемент ИЛИ 59 переписать информацию из счетчика 54 в регистр 55. Одновременно с этим сигнал с выхода элемента И 57 через элемент 58 задержки поступает на счетный вход счетчика

54 и увеличивает его содержимое на единицу счета. Сигнал выдачи адреса на входе элемента ИЛИ 59 разрешает производить считывание информации из регистра до изменения его содержимого, Таким .образом, устройство обеспечивает обмен информацией между оперативной памятью ЦВМ и внешним уст- . ройством под управлением программы

ЦВМ и под контролем со стороны ЦВМ, причем сама ЦВМ не участвует в процессе приема и передачи информации между собственным ОЗУ и внешними устройствами, что позволяет существенно сократить затраты машинного времени . на процедуру обмена и тем самым повысить быстродействие.

3 166123

Фиг.1, i16б123

Фиг. Z

1166123

26 РР2

27 ПКР

29 ffH

Я ПП

2В СП)СПр

О Сч

Л ПП/Ир

32 пи

1166 123

1166123

Составитель-С.Стремив

Редактор Н;Гунько Техред А.Бабинец Корректор А.Обручар

Заказ 4312/45 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретеийй и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.Ужгород, уя.Проектная, 4