Устройство фазовой автоподстройки частоты

Устройство фазовой автоподстройки частоты

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ, содержащее подстраиваемый генератор, соединенные последовательно фазовый детектрр, опорный вход которого соединен с выходом подстраиваемого генератора, петлевой фильтр и компаратор уровня, реверсивный счетчик, входы управления которого подключены к выходам компаратора уровня, индикатор наличия входного сигнала, выход которого соединен с входом блокировки реверсивного счетчика, и первый цифроаналоговый преобразователь , отличающееся тем, что, с целью увеличения быстродействия путем увеличения интервала времени до появления перескоков фазы после пропадания входного сигнала , подстраиваемый генератор выполнен в виде последовательно соединенных задающего генератора и однопол ос но го модулятор а с квадратурными каналами,между выходами реверсивного счетчика и одним модулирующим входом однополосного модулятора с квадратурными каналами включены последовательно блок определения синуса и косинуса аргумента 2я-, где ZK (,2,..., N - текущее значение кода реверсивного счетчика; N - емкость реверсивного счетчика , и второй цифроаналоговый преобразователь , а первый цифроаналоговый преобразователь включен между другим выходом блока определения синуса и косинуса аргумента 2яи другим модулирующим входом однополосного модулятора с квадратурными каналами, между выходом петлевого фильтра и счетным входом реверсивного счетчика включен преобразователь модуля напряжения в частоту, между входом индикатора наличия входного сигнала и сигнальным входом фазового детектора включен переключатель, другой вход которого подключен к общей шине, а управляющий вход подключен к выходу индикатора наличия входного сигнала, второй вход компаратора уровня подключен к общей шине. 2.Устройство по п. 1, отличающееся тем, что блок определения синуса и косинуса аргумента 2л% выполнен в виде постоянного запоминающего устройства (ПЗУ), причем адресные входы и выходы ПЗУ являются входами и выходами блока определения синуса и косинуса аргумента 2л соответственно . I 3.Устройство по п. I, отличающееся тем, что блок определения синуса и косину (Л са аргумента 2ли первый и второй цифроаналоговый преобразователи выполнены в виде резистивного делителя, вход которого подключен к выходу источника опорного напряжения , выходы соединены с входами первого коммутатора, первый выход которого подключен к первому входу второго и к второму входу третьего коммутаторов, второй О5 выход первого коммутатора подключен к втоа рому входу второго и к первому входу третьего коммутаторов, первый и второй выходы оо второго коммутатора подключены соответственно к первому и второму входам первого дифференциального усилителя, первый и второй выходы третьего коммутатора подключены соответственно к первому и второму входам второго дифференциального усилителя , входы управления второго и третьего коммутаторов объединены и являются входами для подключения к выходам двух старших разрядов реверсивного счетчика устройства, входы управления первого коммутатора являются входами для подключения к выходам остальных разрядов реверсивного счетчика, а выходы первого и второго дифференциальных усилителей являют

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1166301

4(59 Н 03 1 7 08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ: ":3

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3690615/24-09 (22) 04.01.84 (46) 07.07.85. Бюл. № 25 (72) С. А. Даниэлян, А. А. Мацков, Ю. С. Щедров и Г. В. Ярошевский (53) 621.396.662 (088.8) (56) 1. Патент США № 4061979, кл. 325 — 419, 1977.

2. Патент Великобритании № 970750, кл. Н 4 L, 1961 (прототип). (54) (57) 1. УСТРОЙСТВО ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ, содержащее подстраиваемый генератор, соединенные последовательно фазовый детектор, опорный вход которого соединен с выходом подстраиваемого генератора, петлевой фильтр и компаратор уровня, реверсивный счетчик, входы управления которого подключены к выходам компаратора уровня, индикатор наличия входного сигнала, выход которого соединен с входом блокировки реверсивного счетчика, и первый цифроаналоговый преобразователь, отличающееся тем, что, с целью увеличения быстродействия путем увеличения интервала времени до появления перескоков фазы после пропадания входного сигнала, подстраиваемый генератор выполнен в виде последовательно соединенных задающего генератора и однополосного модулятора с квадратурными каналами, между выходами реверсивного счетчика и одним модулирующим входом однополосного модулятора с квадратурными каналами включены последовательно блок определения синуса и косинуса аргумента 2л, где Хя (К=1,2,..., Ек

N — текущее значение кода реверсивного счетчика; N — емкость реверсивного счетчика, и второй цифроаналоговый преобразователь, а первый цифроаналоговый преобразователь включен между другим выходом блока определения синуса и косинуса аргумента 2л и другим модулирующим вхот 1 дом однополосного модулятора с квадратурными каналами, между выходом петлевого фильтра и счетным входом реверсивного счетчика включен преобразователь модуля напряжения в частоту, между входом индикатора наличия входного сигнала и сигнальным входом фазового детектора включен переключатель, другой вход которого подключен к общей шине, а управляющий вход подключен к выходу индикатора наличия входного сигнала, второй вход компаратора уровня подключен к общей шине.

2. Устройство по п. 1, отличающееся тем, что блок определения синуса и косинуса аргумента 2л " выполнен в виде постоянного запоминающего устройства (ПЗУ), причем адресные входы и выходы ПЗУ являются входами и выходами блока определения синуса и косинуса аргумента 2лф соответственно.

3. Устройство по п. 1, отличающееся тем, что блок определения синуса и косинуса аргумента 2л — и первый и второй цифроаналоговый преобразователи выполнены в виде резистивного делителя, вход которого подключен к выходу источника опорного напряжения, выходы соединены с входами первого коммутатора, первый выход которого подключен к первому входу второго и к второму входу третьего коммутаторов, второй выход первого коммутатора подключен к второму входу второго и к первому входу третьего коммутаторов, первый и второй выходы второго коммутатора подключены соответственно к первому и второму входам первого дифференциального усилителя, первый и второй выходы третьего коммутатора подключены соответственно к первому и второму входам второго дифференциального усилителя, входы управления второго и третьего коммутаторов объединены и являются входами для подключения к выходам двух старших разрядов реверсивного счетчика устройства, входы управления первого коммутатора являются входами для подключения к выходам остальных разрядов реверсивного счетчика, а выходы первого и второго дифференциальных усилителеи являют1166301

5 о

25 ся выходами для подключения соответственно к первому и второму модулирующим входам однополосного модулятора с квадратурными каналами устройства.

4. Устройство bio п. 1, отличающееся тем, что, с целью упрощения устройства без увеличения уровня собственных шумов

Изобретение относится к радиотехнике и может быть использовано в составе приемных устройств различного назначения, работающих в условиях запирания сигнала или воздействия организованных помех.

Известно устройство фазовой автоподстройки частоты, содержащее подстраиваемый генератор, фазовый детектор, фильтр нижних частот, в котором на время запирания входного сигнала удерживается напряжение, равное управляющему напряжению в момент начала запирания (1).

Однако при наличии шумов данное устройство не удерживает фазу синхросигнала с достаточной точностью, что приводит к значительному набегу фазовой ошибки за время запирания и к скачкам фазы после окончания запирания.

Наиболее близким к предложенному по технической сущности является устройство фазовой автоподстройки частоты, содержащее подстраиваемый генератор, соединенные последовательно фазовый детектор, опорный вход которого соединен с выходом подстраиваемого генератора, петлевой фильтр и компаратор уровня, реверсивный счетчик, входы управления которого подключены к выходам компаратора уровня, индикатор наличия входного сигнала, выход которого соединен с входом блокировки реверсивного счетчика, и первый цифроаналоговый преобразователь (2), Однако известное устройство не обеспечивает ликвидации перескоков фазы после пропадания входного сигнала при реальных значениях. тактовых частот и длительностях замираний, т. е. имеет относительно малый интервал времени до появления перескоков фазы после пропадания входного сигнала.

Цель изобретения — увеличение быстродействий путем увеличения интервала времени до появления перескоков фазы после пропадания входного сигнала.

Поставленная цель достигается тем, что в устройстве фазовой автоподстройки частоты, содержащем подстраиваемый генератор, соединенные последовательно фазовый детектор, квантования, между выходом однополосного модулятора с квадратурными каналами и опорным входом фазового детектора включен делитель частоты, причем отношение частоты задающего генератора к частоте входного сигнала устррйства равно коэффициенту деления делителя частоты.

2 опорный вход которого соединен с выходом подстраиваемого генератора, петлевой фильтр и компаратор уровня, реверсивный счетчик, входы управления которого подключены к выходам компаратора уровня, индикатор наличия входного сигнала, выход которого соединен с входом блокировки реверсивного счетчика, и первый цифроаналоговый преобразователь, подстраиваемый генератор выполнен в виде последовательно соединенных задающего генератора и однополосного модулятора с квадратурными каналами, между выходами реверсивного счетчика и одним модулирующим входом однополосного модулятора с квадрратурными каналами включены последовательно блок определения синуса и косинуса аргумента 2лф, где Хк(К=1,,2,..., N) —. текущее значе ие кода реверсивного счетчика, N — емкость реверсивного счетчика, и второй цифроаналоговый преобразователь, а первый цифроаналоговый преобразователь включен между другим выходом блока определения синуса и косинуса аргумента 2лф и другим модулирующим входом однополосного модулятора с квадратурными каналами, между выходом петлевого фильтра и счетным входом реверсивного счетчика включен преобразователь модуля напряжения в частоту, между входом индикатора наличия входного сигнала и сигнальным входом фазового детектора включен! переключатель, другой вход которого подключен к общей шине, а управляющий вход подключен к выходу индикатора наличия входного сигнала, второй вход компаратора уровня подключен к общей шине.

Блок определения синуса и косинуса аргумента 2лф выполнен в виде постоянного запоминающего устройства (ПЗУ), причем адресные входы и выходы ПЗУ являются входами и выходами блока определения синуса и косинуса аргумента 2л соответственно.

40 Блок определения синуса и косинуса аргумента 2лф и первый и второй цифроаналоговые преобразователи выполнены в виде резистивного делителя, вход которого

ll6630i подключен к выходу источника опорного напряжения, выходы соединены с входами первого коммутатора, первый выход которого подключен к первому входу второго и второму входу третьего коммутаторов, второй выход первого коммутатора подключен к второму входу второго и к первому входу третьего коммутаторов, первый и второй выходы второго коммутатора подключены соответственно к первому и второму входам первого дифференциального усилителя, первый и второй выходы третьего коммутатора подключены соответственно к первому и втому входам второго дифференциального усилителя, входы управления второго и третьего коммутаторов объединены и являются входами, для подключения к выходам двух 15 старших разрядов реверсивного счетчика устройства, входы управления первого коммутатора являются входами для подключения к выходам остальных разрядов реверсивного счетчика, а выходы первого и второго дифференциального усилителей являются выходами для подключения соответственно к первому и второму модулирующим входам однополосного модулятора с квадратурными каналами устройства.

С целью упрощения устройства без уве- 25 личения уровня собственных шумов квантования между выходом однополюсного модулятора с квадратурными каналами и опорными входом фазового детектора включен делитель частоты, причем отношения частоты задающего генератора к частоте входного 30 сигнала устройства равно коэффициенту деления делителя частоты.

На фиг. 1 представлена структурная электрическая схема предложенного устройства; на фиг. 2 — пример выполнения блока определения синуса и косинуса аргумента 2кф З5 и первого и второго цифроаналоговых преобразователей; на фиг. 3 — векторные диаграммы, поясняющие работу предложенного устройства; на фиг. 4 — порядок коммутации второго и третьего коммутаторов. 40

Устройство фазовой автоподстройки частоты (ФАПЧ) содержит фазовый детектор 1, петлевой фильтр 2, преобразователь 3 модуля напряжения в частоту, компаратор 4 уровня, реверсивный счетчик 5, блок 6 опре- 45 деления синуса и косинуса аргумента 2лф первый 7 и второй 8 цифрроаналоговые преобразователи; однопо;н>сный модулятор 9 с квадратурными каналами, задающий генератор 10, переклочятель 1!, индикатор 12 наличия входного сигнала, подстраиваемый re 50 перятор 13 и делитель 14 частоты.

Блок 6 оирределения синуса и косинуса аргумента 2л->"- и первый 7 и второй 8 цифроаналоговые преобразователи содержат резистивный делитель 15, источник 16 опорного напрряжения, первый 17, второй 18 и третий 19 коммутаторы, первый 20 и второй 21 дифференциальные усилители.

У, -! яй гво работает следующим образом.

Е >: >я нег замираний, ня выходе инди1(a « ря . 2> отсутствует напряжение, переклк>чя,. ь I соединяет вход устройства с сиги;с иным входом фазового детектора 1, а ревсрсивный счетчик 5 рязблокирован. Тогда, кяк обычно в системах ФАПЧ, напряжение ня «ыходс фазового детектора 1 пропорциоия, ьно фазовой ошибке системы и содержит также шумовую компоненту. Это нягряжснис передается петлевым фильтром

2 и подается ня выходе преобразователя 3 и компараторя 4 уровня.

Импульсы с выхода преобразователя 3 подаются на счетный вход, а с выхода компаратора 4 — на входы управления реверсивного счетчика 5. Таким образом, скорость счета реверсивного счетчика 5 определяется модулем, а направление счета-знаком напряжения на выходе петлевого фильтра 2, т. е. модулем и звяком фазовой ошибки ФАПЧ. Максимальной величине модуля напряжения на выходс петлсвого фильтра 2 соответствует наибольшая частота на выходе преобразователя 3, а нулю напряжения — - нулевая частота.

Блок 6 ставит в соответствие колям 2„ня выходе реверсивного счетчика 5 коды у>„=з!п2>тф на одном и y cos2>r.ф. на другом своих выходах, а первый 7 и второй 8 цифроаналоговые преобразователи преобразуют эти коды в аналоговые напряжения.

Напряжение частотой (t>!> с выхода задающего генератора 10 подается на вход однополосного модулятора 9, на модулирующие входы которого с первого 7 и второ.го 8 цифроаналоговых преобразователей подак>тся напряжения у>» =Аз!п2л =AsinH, у„ „= Асоз2л-й-"=АсовОк.

Однополосньш модулятор выполнен так, что, если задающий генераторр 10 дает напряжение х=а sin o!>t, то на выходе однополосного модулятора 9 напряжение х (t) =аА sin! (t) +аА cosco!>tsinOgt)=

= ля! п (,,!+(-)„(t) )

При работе реверсивного счетчика 5 в реж име сложe!пня коды Z у на его выходе и, следовательно, О„- последовательно увеличивак>тся, а при работе в режиме вычитания — — уменьшаются. Соответствующие последовательные по времени положения вектора

x(t) показаны ня фиг. За. б.

Тяк кяк скорость счета реверсивного счетчик:.. 5 определяется частотой преобразователя,>, то. ооозначая (1=2л/N, получаем, пренебрегая эффектами квантования по амплит>де и времени.

0 (t) =++cIft; х (t) =Bsin (r>(>wqt) t, где знак «плюс» соответствует режиму сложения реверсивного счетчика 5, я «мин .. — режиму вычитания.

1166301

Таким образом, частота напряжения на выходе однополосного модулятора 9 пропорциональна модулю и соответствует по знаку напряжению на выходе петлевого фильтра

2, т. е. величине фазовой ошибки ФАПЧ.

Следовательно, при отсутствии замираний предлагаемое устройство работает как обычная система ФАПЧ.

Пусть напряжение сигнала на выходе устройства упало ниже порогового уровня, т. е. началось замирание. После обнаружения этого индикатором 12 на его выходе появляется напряжение, которое блокирует реверсивный счетчик 5 и перебрасывает переключатель 11, который соединяет сигнальный вход фазового детектора 1 с общей шиной. Тогда напряжение на выходе фазового детектора 1 становится равным нулю, напряжение на выходе петлевого фильтра 2 падает к нулю со скоростью, которая определяется структурой и постоянными времени петлевого фильтра 2, на выходе заблокированного реверсивного счетчика 5 «застывает» некоторый код Хк„соответствующий моменту блокировки (о.

Поэтому на выходе однополосного модулятора 9 в момент to х (1о) = Bsin (ао1о+Ок (1) ) и, если расстройка по частоте между задающим генератором 10 устройства и генератором передающей станции (не показан)

Ян=<» — жо, а фазовая ошибка q>(t) =go, то на время замирания фазовая ошибка срз(() =Os(t — 1о) +чо, т. е. допустимое время замирания определяется только долговременной нестабильностью

30 частот указанных генераторов.

B качестве этих генераторов могут использоваться либо прецизионные кварцевые (о 2 10 ),либо атомные (of=10 — 10 ) стандарты частоты. При этом время разбега фаз этих генераторов на 180, когда появляется возможность перескоков фазы на

+-2л, составляет величину порядка 0,5Х

0<10 — 0,5 10" тактов, что даже при тактовых частотах порядка мегагерц дает допустимую длительность замираний от сотен миллисекунд и выше.

После окончания замирания индикатор 12 обнаруживает появление напряжения сигнала на своем входе, на его выходе напря- 45 жение исчезает, переключатель 11 соединяет вновь сигнальный вход фазового детектора

1 с входом устройства, реверсивный счетчик 5 разблокируется, и устройство начинает сводить к нулю фазовую ошибку, набежавшую за время замирания, как обычная система 50

ФАПЧ. При этом желательно обеспечить апериодический характер переходного процесса, что достигается выбором величины коэффициента демпфирования ()1.

Возможно совместное выполнение блока 6 и первого 7 и второго 8 цифроаналоговых преобразователей по схеме фиг. 2. При этом, резистивный делитель 15 подключен к

6 источнику 16 опорного напряжения. Выходы резистивного делителя 15 соединены с входами первого коммутатора 17, первый выход которого подключен к первому входу второго коммутатора 18 и второму входу третьего коммутатора 19, а второй выход— к второму входу второго коммутатора 18 и к первому входу третьего коммутатора 19.

Первый и второй выходы второго коммутатора 18 подключены к первому и второму входам первого дифференциального усилителя 20, а первый и второй выходы третьего коммутатора 19 подключены к первому и второму входам второго дифференциального усилителя 21. Выходы двух старших разрядов реверсивного счетчика 5 соединены с входами управления второго 18 и третьего

19 коммутаторов, а выходы остальных разрядов — с входами управления первого коммутатора 17. Выходы первого 20 и второго

21 дифференциальных усилителей соединяются с модулирующими входами однополосного модулятора 9. Напряжения на выходах резистивного делителя 15 равны отсчетам sin x от 0 до 90 (cos хк от 90 до 0 ) . .Порядок коммутации показан на фиг. 4.

Количество отсчетов модулирующего сигнала, т. е. разрядность реверсивного счетчика 5, определяется допустимой дискретностью регулирования фазы, т. е. допустимыми собственными шумами квантования. Так, например, если шаг изменения ) желательно иметь порядка 11, достаточно 32 отсчетов, а шаг регулировки 1,4 требует 256 отсчетов на период. Количество отсчетов может быть уменьшено в М раз, если «астоту задающего генератора EO выбрать равной М, где 1т — тактовая частота, а между выходом однополосного модулятора 9 и опорным входом фазового детектора 1 включить делитель 14 частоты с коэффициентом деления М.

Разрядность блока 6, очевидно, не может быть меньше разррядности реверсивного счетчика 5. То же справедливо и для первого 7 и второго 8 цифроаналоговых преобразователей.

Для улучшения работы предлагаемого устройства желательно, как и в случае обычной ФАПЧ, нормализовать уровень смеси сигнала и шума на его входе с помощью предвключенных каскадов с АРУ или полосового ограничителя.

Таким образом, предлагаемое устройство ликвидирует перескоки фазы при больших длительностях замираний, если стабильность задающего генератора IO высока.

Технико-экономический эффект изобретения состоит в следующим.

Во время замирания связи нет, поэтому абоненту безразлично, что происходит в это время в устройствах радиол инии.

Когда замирание окончилось, в радиолиниях с известным устройством начинается восстановление синхронизации, которое со1166301

7 провождается перескоками фазы на +2m<, следовательно, необходимо вновь искать цикловой маркер, т. е. связь восстанавливается с запаздыванием; при частых замираниях, особенно на линии с переприемами, на нормальную работу времени почти не остается.

Предложенное устройство ликвидирует перескоки фазы на +2tznp значительной длительности замираний, а при относитель- ной нестабильности генераторов порядка 10 практически ликвидирует их полностью. Поэтому применение предлагаемого устройства позволяет повысить процент времени, когда возможна связь с заданным качеством передачи сообщений, по сравнению с известным устройством, либо при том же качестве связи уменьшить медианный уровень сигнала или увеличить допустимую длитель8 ность замираний, т, е. в конечном счете уменьшить мощность передатчиков или увеличить расстояние между ретрансляторами радиолинии, т. е. уменьшить количество ретрансляторов.

Положительный эффект может возникнуть также в случае применения предлагаемого устройства в системах связи, устойчивых к воздействию организованных помех, где подавление сигнала помехой мо10 жет возникнуть в каскадах приемника, предшествующих демодулятору. В этих системах процесс восстановления синхронизма связан с большими затратами времени (порядка секунд), поэтому сохранение фазы синхросиг-. нала на время замирания является решающим фактом для нормальной работы такой системы.

1166301

st n 8(t) cos 9(t) Составитель Н. Мельников

Техред И. Верес Корректор А. Обручар

Тираж 872 Подписное

Редактор И. Николайчук

3а к аз 4322/53

ВНИИПИ Государственного комитета СССР по делам нзобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

) Прямой счет ребеуси1иого д) Обрапьный счеп ре5ерси5ко о

cvemvun. è(ñëîòåíèå) счетчика(Вычитание)