Адаптивный корректор канала связи

Адаптивный корректор канала связи

Иллюстрации

Показать все

Реферат

 

1. АДАПТИВНЫЙ КОРРЕКТОР КАНАЛА СВЯЗИ, содержащий коммутатор и решающий блок, отличающий.с я тем, что, с целью повышения точности коррекции, в него введены блок памяти выборок, вход которого является входом устройства, блок умножения, блок памяти, сумматор, блок промеж точной памяти, блок памяти сумм и блок управления, первый вход которого является входом для подачи сигнала тактовой частоты, при этом выход блока , памяти выборок через последовательно соединенные коммутатор, блок умножения, сумматор и блок памяти сумм подключен к другому входу коммутатора , управляющий вход которого соединен с первым выходом блока управления , второй выход которого подключен к обг единенным вторым входам блока памяти, выборок, блока памяти сумм, блока памяти и сумматора, выход которого подключен к первому входу блока промежуточной памяти и входу решающего блока, выход которого подключен к другому входу блоха (Л управления, третий выход которого подключен к второму входу блока промежуточной памяти, выход которого является выходом корректора, кроме того выход блока памяти подключен к второму входу блока умножения. о о:) со 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 4(5))H 4 В 304

ГОСУДАРСТВЕННЫЙ HGMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ PgЪ(» т

ОПИСАНИЕ ИЗОБРЕТЕНИЯ " -

К АВТОРСКОМУ СВИДЕТЕЛЬС ГВУ (2 1) 3678695/24-09 (22) 21 ° 12. 83 (46) 07.07. 85. Бюл. У 25 (72) А.М.Боград и Л.Г.Израильсон (53) 621. 345. 662 (088. 8) (56) Данилов Б.С. и др. Устройства преобразования сигналов передачи данных. М., "Связь", 1979, с. 93-94, рис. 6.4.

Беркович Д.А., Лев А.Ю. Система коррекции стандартных каналов локальной частоты с автоматической настройкой. М., "Связь", 1972, с. 21-23, рис. 2.6 (прототип). (54)(57) 1. АДАПТИВНЫЙ КОРРЕКТОР

КАНАЛА СВЯЗИ, содержащий коммутатор и решакиций блок, о т л и ч а ю щ и й— с я тем, что, с целью повышения точности коррекции, в него введены блок памяти выборок, вход которого является входом устройства, блок умножения, блок памяти, сумматор, блок промежуточной памяти, блок памяти сумм и блок управления, первый вход которого является входом для подачи сигнала тактовой частоты, при этом выход блока. памяти выборок через последовательно соединенные коммутатор, блок умножения, сумматор и блок гамяти сумм подключен к другому входу коммутатора, управляющий вход которого соединен с первым выходом блока управления, второй выход которого подключен к объединенным вторым входам блока памяти . выборок, блока памяти сумм, блока памяти и сумматора, выход которого подключен к первому входу блока промежуточной памяти и входу решающего блока, выход которо- ®

ro подключен к другому входу блоха управления, третий выход которого подключен к второму входу блока промежуточной памяти, выход которого является выходом корректора, кроме того выход блока памяти подключен к второму входу блока умножения.

116б 318

2. Корректор по п.1, о т л и— ч а ю щ и Й с я тем, что блок управления содержит последовательно соединенные генератор, вход которого является первым входом блока управления, первый счетчик адресов, второй счетчик адресов, первый коммутатор, блок памяти номера цикла и элемент И, а также последовательно соединенные второй коммутатор, элемент памяти, блок вычитания и интегратор, выход которого подключен к объединенным первому входу второго коммутатора и второму входу первого коммутатора, кроме того первый вы1

Изобретение относится к области электросвязи и другим областям, связанным с передачей сигналов данных по каналам связи, и предназначено для коррекции частотных характеристик каналов связи. . Целью изобретения является повышение точности коррекции частотных характеристик каналов связи.

На фиг. 1 приведена, структурная электрическая схема адаптивного корректора .канала связи; на фиг.2— структурная электрическая схема блока управления.

Адаптивный корректор канала связи содержит блок 1 памяти выборок,коммутатор 2, умножитель 3, блок 4 памяти, сумматор 5, решающий блок б, блок 7 памяти сумм, блок 8 промежуточной памяти и блок 9 управления.

Блок 9 управления (фиг.2) содержит генератор 10, первый 11 и второй 12 счетчики адресов, первый коммутатор

13, блок 14 памяти номера цикла, элемент И 15, второй коммутатор 1б, интегратор 17, блок 18 вычитания и элемент 19 памяти.

Предлагаемое устройство является неотъемлемой частью приемника устройства преобразования сигналов (УПС) аппаратуры передачи данных, поскольку процесс адаптации предполагает наличие оценки точности коррекции в процессе передачи информации. Поэто. му его реализация зависит от типа ход второго счетчика адресов подклю. чен к второму входу элемента И, третий вход которого соединен с вторым входом блока памяти цикла и вторым выходом второго счетчика адресов, при этом объединенные входы блока вычитания и второго коммутатора являются вторым входом блока управления первым выходом которого является третий выход второго счетчика адресов, вторым выходом блока управления является выход первого счетчика адресов, а третьим выходом блока управления — выход элемента И.

2 принимаемого сигнала. Оно осуществляет предварительную (грубую) коррекцию принимаемого сигнала. Точная коррекция при необходимости может

5 осуществляться точным адаптивным корректором, входящим в состав приемника УПС.

Процесс работы (настройки) устройства во время между двумя соседними принимаемыми элементами сигнала осуществляется в два этапа: первый этап— анализ характеристик корректирующего четырехполюсника, второй этап — синтез характеристики четырехполюсника.

15 Сигнал с выхода канала связи, преобразованный в АЦП, поступает на вход устройства и далее на блок 1 памяти выборок, в который последовательно записываются двоичные кодовые числа, 20 поступающие с выхода АЦП и соответствующие отсчетам принимаемых элементов сигнала. После записи в .блок кодового числа конкретной выборки с выхода АЦП управляющий сигнал (поступающий с блока 9 управления) коммутатора 2 коммутирует таким образом, что на вход умножителя 3 поступает сигнал с выхода блока 1.

В блоке 4 памяти, который может

30 быть выполнен в виде постоянного запоминающего устройства (ПЗУ), записывается рассчитанная (предварительно) элементарная импульсная реакция

fh „(t)) . По тактовому импульсу, поступающему на блок 4 от блока 9 уп1166318 t0 равления, на второй вход умножителя

3 подается кодовое число, соответствующее одному отсчету элементарной импульсной реакции, которое в блоке

3 перемножается с двоичным кодовым числом, соответствующим выборке входного сигнала, записанной в блоке 1.

Полученное произведение записывается в сумматор 5. В следующем такте работы блока 9 на вход умножителя 3 от блока 4 поступает сигнал, соответствующий второму отсчету элементарной импульсной реакции, а от блока 1 сигнал, соответствующий следу- . ющей выборке. Полученное произведе- 15 ние с выхода умножителя 3 поступает на сумматор 5, где алгебраически суммируется с результатом, записанным в сумматоре 5 в предыдущем такте работы блока 9. Этот процесс продолжается до тех пор, пока s сумматоре 5 не будет записана сумма произведений всех отсчетов элементарной импульсной реакции на выборки входного сигнала, соответствующая 2S реализации выражения где (Ь,(n) ) - дискретное представ- З0 ление (отсчеты) элементарной импульсной реакции (длина импульсной реакции равна НТ, Т вЂ” период дискретизации), S(t) — сигнал на входе четырехполюсника. 35

Описанный процесс вычисления свертки (умножение с последующим суммированием) в дальнейшем называется циклом.

7аким образом, после проведения 40 рассмотренного цикла на выходе сум чатора 5 формируется сигнал, соответствующий входному сигналу, откорректированному корректнрукнцим четырехполюсником с элементарной импульсной характеристикой. Этот сигнал записывается в блок 7 и анализируетея в решающем блоке 6, в котором осуществляется оценка сигнала на выходе сумматора 5 и вычисляется отклонение этого сигнала от его оценки (эталона) т.е. сигнал ошибки 1 . Сигнал ошибки

1 поступает на вход блока 9, где на основании анализа величины ll может выработаться сигнал управления, по которому коммутатор 2 подключает на вход умножнтеля Э сигнал с выхода блока 7.

Затем повторяется описанный цикл последовательного перемножения и суммирования всех отсчетов элементарной импульсной реакции (такое же.число отсчетов) предварительно откорректированного сигнала, поступающего с выхода блока 7.

В результате последовательного повторения описанных циклов настройки в блоке 9 запоминается номер цикла, при котором вычисленная величина сигнала ошибки 1„ усредненная в блоке

9, минимальна. И качестве критерия настройки (1 ) можно использовать как среднеквадратичное, так и абсолютное отклонение откорректированного сигнала от эталона. Интеграция (усреднение) необходима для обеспечения устойчивости формирования сигналов управления работой корректора и оптимального выбора числа циклов на основании анализа совокупности последовательности fli ), вырабатываемой о результатам каждого цикла работы.

На этом первый этап работы заканчивается.

Во время второго этапа работы циклы последовательного перемножения и суммирования повторяются, начиная с первого. После проведения цикла настройки, номер которого соответствует запомненному в блоке 9 (при котором величина ошибки 1; минимальна) процесс коррекции заканчивается. В блоке 9 вырабатывается сигнал, по которому двоичное кодовое число, соответствующее оптимально откорректированному сигналу, переписывается с выхода сумматора 5 в блок 8 с выхода которого этот сигнал поступает на выход устройства и далее в приемник

УПС.

Формирование сигналов управления в блоке 9 осуществляется следующим образом.

Высокочастотная импульсная последовательность, вырабатываемая генератором !О (фиг.2), входящим в состав блока 9, поступает на первый счетчик

11 адресов. Причем на вход счетчика

11 поступает импульсная последовательность только после прихода от

АЦП на первый вход блока 9 импульса, соответствующего концу процесса преобразования в АЦП принимаемого элемента сигнала. Этот сигнал обычно вы рабатывается в АЦП.

1166318

На выходе первого счетчика 11 последовательно формируются двоичные кодовые числа, соответствующие адресам, по которым в блоке 4 записаны отсчеты элементарной импульсной ре- 5 акции, а в блоке 1 записано также количество выборок принимаемых элементов сигнала. Эти же сигналы используются для записи промежуточных сумм в сумматоре 5 в соответствии с описанным алгоритмом работы устройствае

Результирующая сумма после .первого цикла настройки записывается с выхода сумматора 5 в блок 8 по адре- 15 су, формируемому на выходе первого счетчика 11. Первый 11 и второй 12 счетчики включены последовательно.

После анализа сигнала, сформированного в результате первого цикла настройки, на выходе решающего блока

6 вырабатывается сигнал ошибки 1„, который поступает на второй вход блока 9 управления и далее на блок

18 и второй коммутатор 16. Последний 5 во время первого цикла включен таким образом, что сигнал 1- с второго входа блока управления записывается непосредственно в элемент 19 памяти, После проведения первого цикла на-30 стройки начинается второй цикл. При этом на третьем выходе второго счетчика 12 формируется сигнал управления, по которому коммутатор 2 подключает на вход умножителя 3 сигнал с выхода блока 7. Затеи проводится второй цикл настройки аналогично первому, за исключением того, что отсчеты элементарной импульсной реакции, записанные в блоке 4, .последовательно 40 умножаются на результат операции первого цикла, записанный, в блоке 7. В результате анализа откорректированного во втором цикле сигнала на выходе решающего блока б сформировано новое 5 значение ошибки 1, которое поступает на второй коммутатор 16 и блок 18 вычитания. В последнем осуществляется сравнение 1„ и 1,.т.е. вычисление их разности. При этом величина 1 по.50 ступает на блок 18 вычитания с выхода элемента 19 памяти. В случае 1 ) 1 на вход интегратора 17 с выхода блока

18 поступает сигнал, соответствующий условию,при котором на вход элемента :. . 55

19 памяти величину 1 не следует эаZ . писывать. В случае 1171 на вход интегратора 17.с выхода блока 18 по-. ступает сигнал, соответствующий условию, при котором на вход элемента

19 памяти следует записать величину

1, поскольку при этом принимаемый сйгнал лучше откорректирован. С выхода интегратора 17 сигнал управления поступает на первый коммутатор 16, на второй коммутатор I3, который подключен на вход блока 14, поступает сигнал от счетчика 12. Таким образом, в элементе 19 памяти записывается сигнал ошибки 1, а в блоке 14 номер цикла, при котором 1 1

Затем проводится третий цикл настройки. После него осуществляется формирование сигналов управления работой первого 13 и второго 16 коммутаторов, но при этом проводится сравнение величин 1 и 1з, если после второго цикла выполнялось условие

117.12, или величи 11 и 13, если после второго цикла выполнялось условие

11 1 1

Описанный процесс повторяется для всех циклов первого этапа. После окончания первого этапа в блоке 14 записано кодовое число, соответствующее номеру цикла, при котором 1;=

=ппп. Во все время первого этапа от счетчика 12 на первый вход элемента И 15 поступает запрещающий сигнал.

Затем начинается второй этап настройки. Он осуществляется аналогично первому этапу, однако в блок 14 новые номера цикла не записываются.

В случае совпадения адреса, при котором на первом этапе выполняется условие 1, =min коды номера цикла на выходах счетчика 12 и блока 14 совпадают. При этом на выходе элемента И 15 появляется сигнал, соответствующий этому совпадению, поскольку во время этого этапа е выхода счетчика 12 на первый вход элемента И 15 поступает сигнал, разрешающий сравнение. Управляющий сигнал, соответствующий минимальной ошибке 1;, поступает с выхода блока 9 управления на блок 8.

По этому сигналу в блок 8 с выхода с сумматора 5 записывается сигнал, соответствующий условию 1; in.

Откорректированный сигнал поступает на выход устройства.

Осуществление описанного итеративного процесса обеспечивает синтез оптимальной характеристики корректирующего четырехполюсника.

Составитель И. Эвьян

Редактор И.Николайчук Техред О;Неце Корректор Г.Решетник

Заказ 4323/54 . Тираж 659 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.ÓæT îðoä, ул.Проектная, 4

7 1166

Интегратор 17 необходим для.усреднения сигналов управления работой

1коммутаторов 13 и 16, тем самым повышается точность настройки в условиях шумов. Интегратор 17 должен быть мно" говходовым, так как необходимо накапливать ошибку индивидуально во время каждого цикла первого этапа. Он может . быть реализован на основе реверсивного счетчика. 10

При поступлении на вход устройства с выхода АЦП отсчета (выборки) следующего принимаемого элемента сигнала описанный процесс работы повторяется.

Таким образом, в процессе работы 15 устройства за время между двумя со-.

18 8 седними отсчетами принимаемых элементов сигнала устанавливается такая характеристика корректирующего четьг рехполюсника, при котором величина ошибки 1; меньше величины 1;

При изменении частотных характеристик канала связи (допустим, смене канала) корректор в процессе работы снова устанавливает такую характеристику, при которой 1; y min.

Характеристика корректирующего че" тырехполюсника приближается к оптимальной в:процессе анализа каждого элемента принимаемого сигнала, т.е. процесс настройки является адаптивным.