Мультиплексный канал

Мультиплексный канал

Иллюстрации

Показать все

Реферат

 

1. МУЛЬТИПЛЕКСНЫЙ КАНАЛ, содержащий блок сопряжения с оперативной памятью, группа входов и выходов которого является группой входов и выходов связи с оперативной памятью канала, а первый вход подключен к первому выходу блока памяти микропрограмм, второй выход которого соединен с первыми входами арифметико-логического блока, блока мультиплексной памяти и блока сопряжения с интерфейсом ввода-вывода , первым выходом подключенного к первому входу блока сопряжения с центральным процессором, вторым, входом и выходом - соответственно к входу и выходу связи с внешним устройством канала, а третьим входом - к первому входу блока регистров активного подканала, второму входу блока сопряжения с центральным процео сором и первому выходу арифметико-логического блока, второй вход которого соединен с первыми выходами блока регистров информации, блока регистров активного подканала, третьим входом блока сопряжения с интерфей- , сом ввода-вывода и первым выходом блока сопряжения с центральным процес сором, второй выход и третий вход которого являются соответственно выходом и входом связи с центральным процессором канала, второй вход блока мультиплексной памяти соединен с вторым выходом блока регистров активного подканала, второй выход apифмeтliкo-лoгичecкoгo блока подключен к первому адресному входу бло ка памяти микропрограмм, вторым адресным входом и третьим выходом соединенного соответственно с первыми выходом и входом блока дешифрации функциональных переходов, второй выход которого подключен к управляю (П щему входу блока коммутации сигналов управления обменом, отличающийся тем, что, с целью повышения быстродействия канала, в него введены блок коммутации данных, регистр масок и блок формирования состояния обмена, причем адресный вход блока коммутащ и даноь ных, управляющий вход регистра масок и первый вход блока формировао: ния состояния обмена соединены соот, ветственно с четвертым, пятым и оэ шестым выходами блока памяти микропрограмм , третьим адресным входом и седьмым выходом подключенного соответственно к третьему выходу и четвертому входу блока сопряжения с центральньгм процессором, четвертым адресным входом - с четвертым выходом блока сопряжения с интерфейсом ввода-вывода, восьмым выходом - с вторым входом арифметико-логического блока и вторым входом блока сопряжения с оперативной памятью, а пятым

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИК

„„SU 1167613 A

4(51) С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ сом ввода — вывода и первым выходом блока сопряжения с центральным процес сором, второй выход и третий вход которого являются соответственно выходом и входом связи с центральным процессором канала, второй вход блока мультипл ксной памяти соединен с вторым выходом блока регистров активного подканала, второй выход арифметико-логического блока подключен к первому адресному входу бло. ка памяти микропрограмм, вторым адресным входом и третьим выходом соединенного соответственно с первыми выходом и входом блока дешифра ции функциональных переходов, второй выход которого подключен к управляющему входу блока коммутации сигналов управления обменом, о т л и— .ч а ю шийся тем, что, с целью повышения быстродействия канала, в него введены блок коммутации данных, регистр масок и блок формирования состояния обмена, причем адресный вход блока коммутации данных, управляющий вход регистра масок и первый вход блока формирования состояния обмена соединены соот, ветственно с четвертым, пятым и шестым выходами блока памяти микропрограмм, третьим адресным входом и седьмым выходом подключенного соответственно к третьему выходу и четвертому входу блока сопряжения с центральным процессором, четвертым адресным входом — с четвертым выховвода-вывода, восьмым выходом — с вторым входом арифметико-логического блока и вторым входом блока сопряжения с оперативной памятью, а пятым

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3689666/24-24 (22) 09.01.84 (46) 15.07.85.Бюл. Р 26 (72) P.È. Абражевич, В.А.Аверьянов, P.М. Аверьянова, Т.В. Горбуль, В.И. Захарчук, Л.В. Косякина, В,И. Овсянников и М.H. Шаповаленко (53) 681.325(088.8) (56) 1. Патент США Ф 3675214, кл. G 06 F 3/04, 1972.

2.Авторское свидетельство СССР по заявке Ф 2890306,кл.G 06 F 3/04, 1980 (прототип). (54) (57) 1. МУЛЬТИПЛЕКСНЫЙ КАНАЛ, содержащий блок сопряжения с оперативной памятью, группа входов и выходов которого является группой входов и выходов связи с оперативной памятью канала, а первый вход подключен к первому выходу блока памяти микропрограмм, второй выход которого соединен с первыми входами арифметико-логического блока, блока мультиплексной памяти и блока сопряжения с интерфейсом ввода-вывода, первым выходом подключенного к первому входу блока сопряжения с центральным процессором, вторым . входом и выходом — соответственно к входу и выходу связи с внешним устройством канала, а третьим входом — к первому входу блока регистров активного подканала, второму входу блока сопряжения с центральным процессором и первому выходу арифметико-логического блока, второй вход которого соединен с первыми выходами блока регистров информации, блока регистров активного подканала, третьим входом блока сопряжения с интерфейдом блока сопряжения с интерфейсом

1167613

5 !

О

15 адресным входом - с третьим выходом блока регистров активного подканала, информационным входом блока коммутации сигналов управления обменом и вторым входом блока дешифрации функциональных переходов, второй и третий выходы которого подключены соответственно к первому и второму информационным входам регистра масок, а третий вход — к третьему информационному входу регистра масок и выходу блока коммутации сигналов управления обменом, адресный вход которого соединен с четвертым входом блока дешифрации функциональных переходов, вторым входом блока регистров активного подканала и выходом блока формирования состояния обмена, второй и третий входы которого соединены соответственно с первым информационным входом блока коммутации данных и первым выходом арифметико-логического блока и с четвертым выходом блока регистров активного подканала, третьим входом подключенного к второму выходу блока памяти микропрограммы и первому входу блока. регистров информации, второй вход которого соединен с выходом регистра масок, третий вход с выходом блока коммутации данных, а второй выход и четвертый вход— соответственно с третьим входом и первым выхоцом блока сопряжения с

Изобретение относится к вычислительной технике, в частности к организации мультиплексных каналов микропрограммных вычислительных машин, и может быть использовано для управления обменом информацией между внешними устройствами (ВУ) и процессором.

Известны мультиплексные каналы микропрограммных вычислительных машин, содержащие блок памяти микропрограмм, арифметико-логическое устройство, мультиплексную память, блок сопряжения с оперативной памятью, блок сопряжения с центральным процессором, соединенные между собой, с оперативной памятью и ценоперативной памятью, второй выход которого подключен к второму информационному входу блока коммутации данных, третий информационный вход которого соединен с третьим входом блока мультиплексной памяти и вторым выходом блока регистров информации, а четвертый информационный вход — с выходом блока мультиплексной памяти.

2. Канал по и. 1, о т л и ч а юшийся тем, что блок формирования состояния обмена содержит счетчик байтов буфера, триггер, элемент сравнения, элемент И-HF. и элемент

НЕ, причем выходы счетчика байтов буфера и триггера образуют выход блока, информационные входы счетчика байтов буфера и триггера и первый вход элемента сравнения образуют второй вход блока, первый вход элемента И-НЕ соединен с выходом элемента сравнения, а .выход — с установочным входом триггера, синхровход которого через элемент НЕ подключен к разрешающему входу счетчика байтов буфера, второй вход элемента сравнения является третьим входом блока, второй вход элемента И-HE синхровход, вход сброса и разрешающий вход счетчика буйтов буфера и вход сброса триггера образуют первый вход блока. тральным процессором системой информационных управляющих шин. Известные каналы при работе в мультиплексном режиме, выполняя обмен информацией между BY и оперативной памятью, считывают для каждого устройства управляющую информацию операции ввода-вывода з мультиплексной памяти, выполняют обмен информацией между 3У и оперативной памятью, затем запоминают измененную управляющую информацию в мультиплексной памяти (1) .

Недостатками этих каналов являются низкая пропускная способность и производительность вычислительной системы, обусловленные большими

1167613 затратами времени на выполнение микрС программ обслуживания.

Наиболее близким к изобретению является мультиплексный канал, содержащий блок памяти микропрограмм, блок процессора, блок оперативной памяти, арифметико-логический блок, блок сопряжения с интерфейсом, блок мультиплексной памяти, блок регистров

1О активного подканала, включающии регистр текущего адреса и регистр последующего адреса, блок дешифрации команд, блок формирования началь ных адресов с триггером загрузки регистров, блок сравнения адресов и блок регистров, причем выходы блоков оперативной и мультиплексной памяти, блока сопряжения с интерфейсом, блока регистров и блока памяти микропрограмм соединены с соответст- 20 вующими входами арифметико-логического блока, выходы которого подключены к первым входам блока регистров, блока сопряжения с интерфейсом, бло-, ка регистров активного подканала и блока мультиплексной памяти, вторые вход и выход которого подключены соответственно к первым выходу и входу блока дешифрации команд, группа входов и третий выход — к группе З0 выходов и первому входу блока формирования начальных адресов, а четвертый выход — к первым входам блоков мультиплексной и оперативной памяти, выходы дешифратора команд сое- 35 динены с соответствующими входами блока регистров, блока регистров активного подканала, блока сопряжения с интерфейсом, через триггер загрузки регистров с входом блока 40 формирования начальных адресов, входы которого соединены с соответствующими выходами блока сопряжения с интерфейсом, и через блок сравнения адресов с выходом блока 45 регистров активного подканала (2).

Недостаток этого канала состоит в низком быстродействии.

Цель изобретения — повышение быст родействия мультиплексного канала. 50

Поставленная цель достигается тем, что в мультиплексный канал, содержащий блок сопряжения .с оперативной памятью, группа входов и выходов которого является группой 55 входов и выходов связи с оперативной памятью канала, а первый вход подключен к первому выходу блока памяти микропрограмм, второй выход которого соединен с первыми входа-: ми арифметико-логического блока, блока мультиплексной памяти и блока сопряжения с интерфейсом вводавывода первым выходом подключент ного к первому входу блока сопряжения.с центральным процессором, вторыми входом и выходом — соответственно к входу и выходу связи с внешним устройством канала, а третьим входом — к первому входу блока регистров активного подканала, второму входу блока сопряжения с. центральным процессором и первому выходу арифметико-логического блока, второй вход которого соединен с первыми выходами блока регистров информации, блока регистров активного подканала, третьим выходом блока сопряжения с интерфейсом вводавывода и первым выходом блока сопряжения с центральным процессором, второй выход и третий вход которого являются соответственно выходом и входом связи с центральным процессором канала, второй вход блока мультиплексной памяти соединен с вторым выходом блока регистров активного подканала, второй выход арифметико-логического блока подключен к первому адресному входу блока памяти микропрограмм, вторым адресным входом и третьим выходом соединенного соответственно с первыми выходом и входом блока дешифрации функциональных переходов второй выход которого подключен к управляющему входу блока коммутации сигналов управления обменом, введены блок коммутации данных, регистр масок и блок формирования состояния обмена, причем адресный вход блока коммутации данных, управляющий вход регистра масок и первый вход блока формирования состояния обмена соединены соответственно с четвертым, пятым и шестым выходами блока памяти микропрограмм, третьим адресным входом H седьмым выходом подключенного соответственно к третьему выходу и четвертому входу блока сопряжения с центральным процессором, четвертым адресным входом — с четвертым выходом блока сопряжения с интерфейсом ввода-вывода, восьмым выходог. — с вторым входом арифметикологического блока и вторым входом

1167613

35 блока сопрнжения с оперативной памятью, а пятым адресным входом— с третьим выходом блока регистров активного подканала, информационным входом блока коммутации сигналов 5 управления обменом и вторым входом блока дешифрации функциональных переходов, второй и третий выходы которого подключены соответственно к первому и второму информационным входам регистра масок, а третий вход к третьему информационному входу регистра масок и выходу блока коммутации сигналов управления обменом, адресный вход которого соединен с четвертым входом блока дешифра.— ции функциональных переходов, вторым входом блока регистров активного подканала и выходом блока формирования состояния обмена, второй и третий входы которого соединены соответственно с первым информационным входом блока коммутации данных и первым выходом арифметико-логического блока и с четвертым выходом блока регистров активного подканала, третьим входом подключенного к второму выходу блока памяти микропрограммы и первому входу блока регистров информации, второй вход которого З0 соединен с выходом регистра масок, третий вход — с выходом блока коммутации данных, а второй выход и четвертый вход — соответственно с третьим входом и первым выходом блока сопряжения с оперативной памятью, второй выход которого подключен к второму информационному входу блока коммутации данных, третий информационный вход которого соединен с третьим входом блока мультиплексной памяти и вторым выходом блока регистров информации, а четвертый информационный вход — с выходом блока мультиплексной памяти. 45

Блок формирования состояния обмена содержит счетчик байтов буфера, триггер, элемент сравнения, элемент

И-НЕ и элемент НЕ, причем выходы счетчика байтов буфера и триггера 50 образуют выход блока, информационные входы счетчика байтов буфера и триггера и первый вход элемента сравнения образуют второй вход блока, первый вход элемента И-НЕ соединен у с выходом элемента сравнения,а выходс установочным входом триггера, синхровход которого через элемент

НЕ подключен к разрешающему входу счетчика байтов буфера, второй вход элемента сравнения является третьим входом блока, второй вход элемента И-НЕ, синхровход, вход сброса и разрешающий вход счетчика байтов буфера и вход сброса триггера образуют первый вход блока.

На фиг. 1 представлена блок-схема предлагаемого мультиплексного канала, на фиг. 2 — схема блока памяти микропрограмм на фиг. 3 — схема узла формирования фиксированного адреса микрокоманды; на фиг. 4— схема узла формирования адреса следующей микрокоманды; на фиг. 5 схема блока сопряжения с центральным процессором; на фиг. 6 — схема узла формирования запросов, на фиг. 7 схема узла окончания операции ввода-вывода; на фиг. 8 — схема блока сопряжения с оперативной памятью на фиг. 9 — схема узла цикла работы оперативной памяти; на Ьиг. 10 — схема арифметико †логического блока; на фиг. 11 — схема олока сопряжения с интерфейсом ввода-вывода; на фиг. 12 — схема блока мультиплексной памяти; на фиг. 13 схема блока регистров активного подканала; на фиг, I4 — схема блока регистров информации; на фиг. 15 схема узла управления регистром; на фиг. 16 — схема блока формирования состояния обмена, на фиг. 17 схема блока коммутации сигналов управления обменом, на фиг. 18 схема регистра масок; на фиг. 19 схема блока дешифрации функционального перехода; на фиг. 20— схема блока коммутации данных; на фиг. 21 — таблица формирования управляющих сигналов блока коммутации сигналов управления обменом; на фиг. 22 и 23 — таблицы формирования первого и второго функциональных переходов в блоке дешифрации функциональных переходов; на фиг. 24 с алгоритм выполнения-операции чтения в мультиплексном режиме работы канала, на фиг. 25 — алгоритм выполнения операции записи; на фиг. 26 алгоритм выполнения операции чтения с косвенной адресацией данных; на фиг. 27 — алгоритм выполнения операции записи с косвенной адресацией данных.

1167613

Иультиплексный канал (фиг. 1) содержит блок 1 памяти микропрограмм . блок 2 сопряжения с центральным процессорам, блок 3 сопряжения с оперативной памятью, арифметика-логический блок 4, блок 5 сопряжения с интерфейсом ввода-вывода, блок 6 мультиплексной памяти, блок 7 регистров активного подканала, блок

8 регистров информации, блок 9 фарf0 мирования состояния обмена, блок 10 коммутации сигналов управления обменом, регистр 11 масок, блок 12 дешифрации функциональных переходов, блок 13 коммутации данных. Блок 1 памяти микропрограмм обеспечивает автоматическое функционирование мультиплексного канала в соответствии с заданными микрокомандами. Шинами 14 и 15 седьмого и первого выходов блок 1 соединен соответственно с блоками 2 и 3, шинами 16 второго выхода — с блоками 4-8.

Блок 2 сопряжения с центральным процессором обеспечивает загрузку по шинам 17 входа связи с центральным процессором канала управляющей информации (кода камэнды ввода-вывода, адреса внешнего устройства) в канал . Шинами 18 выхода связи с цен- 30 тральным процессором блок 2 соединен с центральным процессором, шинами третьего выхода — с блокам 1 памяти микропрограмм.

Блок 3 сопряжения с оперативной памятью предназначен для управления обменом информацией между оперативной памятью и каналом. С оперативной памятью блок соединен информационными шинами 20-23 группы вхо- 40 дов и выходов связи с оперативной памятью канала, причем по шинам

20 поступают командные слова канала и данные, по шинам 21 — данные и состояние канала. По шинам 22 из 45 блока 3 s оперативную память поступают адрес, ключ защиты и признаки чтения или записи. По шинам 23 в блок 3 поступают признаки режима работы оперативной памяти. Шинами 50

24 второго выхода блок 3 соединен с блоком 13, шинами 25 первого выхода — с блоком 8.

Арифметика-логический блок 4 пред-. назначен для одновременной обрабат- 55 ки трех, двух или одного байта информации. Шиной 26-второго выхода блок 4 соединен с блоком 1, шинами

27 первого выхода — с блоками 2,5,7, 9, 13, шинами 28 второго входа — с блоками 1-3, 5, 7, 8.

Блок 5 сопряжения с интерфейсом ввода-вывода управляет начальной выборкой внешнего устройства, обменом данными и байтами состояния между каналом и внешним устройством.

Нинами 29 и 30 четвертого и первого выходов блок 5 соединен соотве-.ствен но с блоком 1 памяти микропрограмм, блоком 2 сопряжения с центральным процессором,. шинами 31 и 32 вторых выхода и входа - с выходом связи с внешним устройством канала.

Блок 6 мультиплексной памяти содержит всю управляющую инфармацию о запущенных в канале операциях ввода-вывода. Шинами 33 выхода блок 6 соединен с блоком 13, шинами 34 второго входа — с блоком 7.

Блок 7 регистров активного подканала хранит на время выполнения операции ввода-вывода на адресуемом устройстве информацию: адрес данных, адрес командного слова канала, ключ защиты, код операции, флажки и счетчик оайт. Соединен блок шинами 35 и

36 третьего и четвертого выходов с блоками 1, 10 12 и 9.

Блок 8 регистров информации хранит рабочую информацию канала во ваемя выполнения микропрограмм. Загружается блок по шинам 37 третьего входа с блока 13 коммутации. Шинами

38 выхода блок 8 соединен с блоками

3, 6 и блоком 13, соединенным шинами 39 адресного входа с блокам 1.

Блок 9 формирования состояния обмена хранит число-байт в буфере и флажок конца страницы (страница

2048 байт) оперативной памяти. Шинами 40 выхода блок 9 соединен с блоками 7, 10 и 12, шинами 41 первого входа — с блоком 1 памяти микропрограмм.

Блск 10 коммутации сигналов управления обменом формирует признаки блокировки приема информации иэ оперативной памяти в регистры блока

8 в операциях чтения и чтения в обратном направлении. Блок 10 соединен шинами 42 выхода с блоками 11 и 12.

Регистр 11 масок хранит четырехраэрядную маску слова оперативной памяти в операциях чтения и чтения в абаатнам направлении. Регистр 11 соединен шинами 43 выхода с блокам

i1á7

8, шинами 44 .Управляющего входа " с блоком 1 памяти микропрограмм.

Блок 12 дешифрации функционального перехода вырабатывает условия формирования адреса следующей микро. команды в командах чтения и записи в зависимости от состояния адреса данных, счетчика буйт в буфере и . признака .конца страницы. йийами 45 второго выхода блок 12 соединен с . блоками l0 и 11, шинами 46 третьего вйхода — с блоком 11, шинами 47, 48 первых выхода и входа — с блоком

1 памяти микропрограмм.

Блок 1 памяти микропрограмм t5 (фиг, 2) содержит постоянную память

49, регистр 50 микрокоманд, узел

51 дешифрации микрокоманд, регистр

52 адреса микрокоманды, узел 53 формирования фиксированного адреса 20 микрокоманды,. узел 54 формирования адреса следующей микрокоманды. Регистр 52 адреса микрокоманды.шинами 55 и 56 соединен ссответствеино с узлами 53 и 54. Входными шинами

57 узел 54 соединен с выходом реги- . стра 50 микрокоманд, шинами 58 и 59 с выходами узла 51 дешифрации микрокоманд.

Узел 53 формирования фиксирован- 30 ного адреса микрокоманды (фиг, 3) содержит элементы И-ИЛИ 60-62, элемент И 63, элементы ИЛИ-НЕ 64-70, элемент ИЛИ 71.

Узел 53 предназначен для формирования фиксированных начальных адресов микропрограмм инструкции вводавывода и микропрограмм обслуживания данных и состояния устройств ввода- 46 вывода,.о ТРБ-А (требованию абонента). По шинам 72-75 из блока 2 поступают сигналы кода инструкций вводавывада на первые входы соответствующих элементов И-ИЛИ 60-62 и И 6 . 45 Яо разрешающему сигналу на шине 76, поСтупающему на вторые входы элементов И-ИЛИ 60-62, элемент И 63 и через элемент ИЛИ 71 на входы элементов ИЛИ-НЕ 64-70 на шинах 55 фор" 50 мируются сигналы занесения, поступающие в регистр.52.

Фиксированный начальный адрес

{007/16сс) микропрограммы обслуживания по ТРБ-А формируется по 55 сигналу, поступившему по шине 77 из блока 2 на третьи, четвертые входы элементов И-ИЛИ 60-62 и через элемент

613 10

ИЛИ 71 на входы элементов ИЛИ"НЕ

64-70.

Узел 54 формирования адреса, следующей микрокоманды (фиг, 4) содержит элемент ИЛИ 78, триггер 79, элементы И-ИЛИ 80-83 и элементы

И 84-90 °

Узел 54 предназначен для форми" рования адреса следующей микрокомаиды в зависимости от возникающих при выполнении текущей микрокоманды . условий. Адрес следующей микрокоманды может формироваться двумя способами.

Первый способ.

Старшие разряды (2-11) адреса микрокоманды задаются в текущей микрокоманде полем адреса микрокоманды, Сигналы разрешения поступают из ре;гистра 50 по шинам 57 на первые вхо ды элементов И-ИЛИ 82, 83 и 84-90, на вторые входы по шине 58 из узла 51 дешифрации микрокоманд поступает сигнал занесения адреса микро— команды. Сигнал занесения в первый разряд регистра 52 микрокоманды формируется на выходе элемента

И-KOH 81 по сигналу разрешения, поступающему по.шине 29 из блока 5. Сигнал занесения в нулевой разряд,формируется элементом И-ИЛИ 80, на первый и второй входы которого поступают соответственно сигналы разрешения по шине 35 из блока 7 и результат работы блока 4 по шине 26 о

Второй способ.

В этом случае 4-11 разряды адреса следующей микрокоманды задаются полем адреса микрокоманды, а четыре младших разряда (0-3) формируются блоком 12.

Сигналы состояния из блока 12 по шинам 91-94 поступают на третьи входы элементов И-ИЛИ 80-83, разрешающие сигналы занесения адреса поступают по шинам 95 и 96 из узла 51 на входы элемента ИЛИ 78.

Блок 2 сопряжения с центральным с процессором (фиг, 5) содержит регистр 97 команд, регистр 98 адреса внешнего устройства, узел 99 формирования запросов, узел 100 окончания операции ввода-вывода. По принятой из центрального процессора команде в регистр 97 или по запросу, поступившему по шине 30 из блока 5, в узле 99 формируется код занро1167613

1О

ЗО са на выполнение операции ввода-вывода или микропрограммной приостанов" ки по требованию абонента. Код запроса по шинам 19 поступает в узел 53 формирования фиксированного адреса микрокоманды. Шинами 101 и 102 узел

99 соединен" соответственно с первым и вторым выходами регистра 97 команд.

Узел 99 формирования запросов (фиг. 6) содержит триггеры t03-t05, элементы И t06-109, элемент И-НЕ 1 10 элемент НЕ. 111, элемент ИЛИ-НЕ 112, элементы НЕ 113-117, элемент 118 контроля четности по модулю два.

Узел 99 предназначен для формирования сигналов фиксированных адресов микропрограмм.

Четырехразрядный с контрольным разрядом код инструкций поступает из регистра 97 команд но шине 101 через элементы HE 113-117 на входы элемента 118. Триггер 103 устанавливается по синхросигналам, поступающим по шине 119 на первый вход элемента И 108, при наличии на втором входе сигнала запроса на инструкцию и при разрешающем потенциале на третьем входе, поступающем с выхода элемента 118.

Триггер 104 инструкции устанавливается, если установлен триггер

103, не установлен триггер 105, нет сигнала запроса по требованию на шине 30, а также если на шине 120 приказ сутствует разрешающий сигнал (нет сбоев аппаратуры канала и нет микропрограммной блокировки). Сброс триггеров 103 и 104 осуществляется по сигналу на,шине 121 конца операции 40 ввода-вывода.

Триггер 105 устанавливается сигналом запроса на обслуживание внешнего устройства по шине 30.

Так как запрос по ТРБ-А имеет 45 первый приоритет, то выполнение инструкции может прерываться микропрограммой обслуживания до получения сигнала блокировки по шине 120, Сброс триггера 105 выполняется 50 микропрограммно по сигналу 122 конца микропрограммы обслуживания.

Узел 100 окончания операции ввода-вывода (фиг. 7) содержит триггеры

123-125, элементы И 126 и 127. 55

Узел предназначен для формирования кода условия и сигнала конца операции ввода-вывода.

На первые входы элементов И 126 и

127 по шинам 27 из блока 4 поступает константа 00, 01, 10 или 112сс. На вторые входы элементов И 126 и 127 и вход установки триггера 125 поступает на шине 128 сигнал выдачи кода условий. По сигналам с выхода элементов. И 126 и 127 устанавливаются триггеры 123 и 124 кода условия и триггер 125 конца операции ввода-вывода.

Сброс триггеров 123-125 осуществляется по сигналу конца связи с центральным процессором на шине 129.

Блок 3 сопряжения с оперативной памятью (фиг. 8) содержит узел 130 усилителей приемников-передатчиков, регистр 131 адреса оперативной памяти и ключа защиты, узел 132 цикла работы оперативной памяти, который шинами 133 соединен с одним иэ, входов узла t30.

Узел 132 цикла работы оперативной памяти (фиг. 9) содержит триггеры

t34-139, элементы ИЛИ 140 и 141, элементы И 142-145, элементы И-HE

146 и 147, двоичный счетчик 148.

Узел 132 цикла работы оперативной памяти предназначен для приема управляющих сигналов из ОП, выработки сигналов чтения и записи ОП, сигналов запроса канала на связь с

ОП, а также для выработки сигналов разрешения приема информации из ОП и выдачи информации из канала в

ОП. Из узла 51 дешифрации микро-„ команд по шинам 149 и 150 поступают соответственно сигналы чтения ОП, записи ОП. Устанавливается один из триггеров 134 чтения ОП или 135 записи ОП, по синхросигналу ТИ1 на шине 151 устанавливается один из триггеров 137 или 138. На выходе элемента ИЛИ 140 формируется сигнал запроса канала на работу с ОП.

Триггер 136 устанавливается при наличии на шине 23 сигнала разрешения работы с ОП (устанавливается, если память свободна) и при наличии запроса на обращение к памяти с выхо . да элемента ИЛИ 140. После установки триггера 136 вырабатывается один из сигналов с выхода элемента И 142 (чтение ОП) или 143 (запись ОП).

По тактовому синхросигналу, поступающему по шине 152 на первый вход элемента И 144 по разрешающему сигналу на втором входе, на выходе „

14

13

1167613 элемента И 144 формируется сигнал запуска счетчика 148 тактов (цикл

ОП 1,2 мкм) .

При состоянии счетчика 148, рав.ного 11/2сс, сбрасываются триггеры

134-136, При этом .с выхода элемента

ИЛИ 141 при условии установки триггера 137 вырабатывается сигнал установки триггера 139. С .выхода триггера 139 в блок 8 по шинам 25 поступает сигнал разрешения приема информации из ОП в канал. Сигнал разрешения выдачи информации из канала в ОП поступает с выхода триггера

138. Сброс триггера 139 выполняется по концу связи с ОП по сигналу на шине 153.

Арифметико-логический блок 4 (фиг. 10) содержит узел 154 сумматора третьего байта, узел 155 сумматора второго байта, узел 156 сумматора первого байта, узел 157 сумматора нулевого байта, регистр 158 первого входа сумматора, регистр

159 второго входа сумматора, коммутатор 160 результата.

Узлы 154-157 сумматоров являются идентичными и предназначены для побайтной обработки информации, поступающей по шинам 28 на входы регистров 158 и 159.

Блок 5 сопряжения с интенфейсом ввода-вывода (фиг. 11) содержит регистр 161 входной информации интерфейса, регистр 162 выходной информации интерфейса, регистр 163 управления выходными сигналами интерфейса, регистр 164 управления входными сигналами интерфейса.

Блок 6 мультиплексной памяти

40 (фиг. 12) содержит оперативные .запоминающие элементы 165-173 статического. типа емкостью, например, 4096. ит., селекторы-мультиплексоры

174-182,, триггеры 183-185, элементы И 186-192, элементы И-ИЛИ 193-195

Иа входы элементов 186-189, 193-195 по шинам 34 из блока 7 поступает адрес внешнего устройства„ по шинам

16 на первые входы элементов 190-192. — 5p сигналы формирования адреса "линейки мультиплексной памяти внутри . одного подканала. Один подканал содержит 8 четырехбайтных "линеек" адресов памяти. Триггеры 183-185 H адреса мультиплексной памяти по вхбду соединены с адресными входами элементов 165-173.

Информационные входы мультиплексоров 174-182 соединены с выходными шинами 38 блока 8.

Блок 7 регистров активного подканала (фиг ° 13) содержит четырехбайтный регистр 196 адреса и ключа защиты, четырехбайтный регистр

197 состояния канала и счетчика байт, однобайтный регистр 198 адреса внешнего устройства, узел 199 коммутации.

Блок 7 выходными шинами 200 и

201 соединен с блоком 10, шинами

202-205 — с блоком 12, шиной 206 восьмой разряд регистра 197 соединен с блоком

Блок 8 регистров, информации (фиг. 14) содержит четырехбайтные регистры 207 и 208 общего назначения, идентичные узла 209 и 210 управления регистрами-, узел 211 коммутации. Регистр 207 по входу соединен шинами 212-215.с выходами узла 209, регистр 208 шинами 216-.

219 соединен с выходами узла 210.

Узел 209 .Управления регистрами (фиг. 15) содержит элементы И-ИЛИ

220-223. На первые, вторые входы элементов И-ИЛИ 220-223 по шинам

224-227 из блока 1 поступают соответственно сигналы занесения нулевого, первого, второго, третьего байта информации с выхода блока 4, на третьи и четвертые входы по шине 228 — сигнал одновременного занесения четы" рех байт слова из регистра 208, на пятые и шестые входы по шине 229 сигнал занесения четырех байт слова из блока 6, на седьмые входы по шине 230 поступает сигнал занесения информации из оперативной памяти.

По шинам 231 †2 на восьмые входы элементов И-ИДИ 220-223 поступают сиг налы блокировки приема информации из оперативной памяти, на девятые входы по шине 25 из блока 3 — сигнал готовности .приема информации из оперативной памяти.

Блок 9 формирования соетояния обмена (фиг. 16) содержит двоичный счетчик 235 байт буфера, триггер

236 конца страницы, элемент 237 срав. нения, элемент И-НЕ 238, элемент

ИЛИ-НЕ 239. Счетчик 235 загружается по входным шинам 240 и 241 по управляющему сигналу на шине 242.

Модифицируется счетчик на "+1" сигналом на входной шине 243, сбрасыва

15 11676 ется сигналом по шине 244. Триггер

236 конца страницы загружается из адресуемого подканала через блок 4 по входной шине 245.

Устанавливается триггер 236 управляющим сигналом по входной шине

246, когда адрес данных переходит границу 2048 байт. Элемент 237 соединен по первому входу шиной Зб с одним из двадцатых разрядов адресного регистра 196 (регистр 196 содержит информационных разрядов с 0-31, контрольных разрядов - e 32-35) по второму входу шиной 247 " с двадцатым разрядои выходных шин блока 4.

Выходными шинами 248-250 блок 9 соединен с блоком 12, шинами 248, 249 — с блоком 10.

Блок 10 коммутации сигналов управления обмена (фиг. 17) содержит дешифратор 251, элементы 252 и 253 сложения по модулю два, элементы ИЛИ

254 и 255, селекторы-мультиплексоры

256-258. Первые входы элементов 252 и 253 соединены соответственно шинами 200 и 201 с младшимч Çt и 30-м разрядами адресного регистра 196, на вторые входы элементов 252 и 253 поступает но шине 45 сигнал чтения в обратном направлении. Первые и 30 вторые управляющие входы мультиплексоров 256-258 шинами 248 и 249 соединены соответственно с первым и вторым разрядами счетчика 235. На выходах мультиплексоров 256-258 формируются сигналы согласно таблице, представленной на фиг. 21. Блок 1О выходными шинами 259-262 соединен с регистром 1t шиной 262 — с блоком 12. 46

Регистр 11 масок (фиг. 18) содержит триггеры 263-266 масок, элементы И-НЕ 267-270. Триггеры 263-266 масок, соответствующие нулевому, первому, второму и третьему байтам 45 регистров 207 и 208, устанавливаются по сигналу занесения масок на шине 271 в зависимости от сигналов, вырабатываемых в блоке 10 и поступающих в регистр по шинам 259; 36

262. На входы элементов И-НЕ 267-270 поступает по шине 45 сигнал чтения в.обратном направлении, на входы триггеров 263-266 по шине 46 - сигнал чтения. Регистр 11 масок сбрасывается сигналом на шине 272, поступающим из блока памяти микропрограмм.

16

Блок 12 дешифрации функциональных переходов (фиг. 19) содержит элементы 273 и 274 сложения по модулю два,. элементы И 275-281, элементы ИЛИ 282 и 283, дешифратор 284;

Блок !2 формирует сигналы условий канала, поступающие по выходным шинам 91-94 в узел 54 формирования адреса следующей микрокоманды. В блоке 12 формируется два типа функцио. нальных переходов. Сигнал разрешеl ния формирования условий по перном функциональному переходу поступает по шине 285 иэ блока на элементы И 278, 279 и 281. На входы дешифратора 284 из бпока 7 по шинам

203 и 204 поступает двухразрядный код операции (чтения, чтения в обратном направлении, записи), по шине

205 — сигнал блокировки записи в

onеративную память.

Условия формирования первого и второго функционального перехода представлены соответственно на фиг. 22 и 23.

Сигнал разрешения формирования второго функционального перехода поступает по шине 286 на входы элементов И 275-277, 280,.Шиной 202 блок !2 соединен с 29-м разрядои адресного регистра 196 ° Элемент И

275 возбуждается, когда адрес данных находится на границе двойного слова. На первый и второй входы элемента 273 сложения по модулю два поступают соответственно первый и второй разряды счетчика 235, первый вход элемента 274 соединен с вторым разрядои счетчика 235.

На выходе элемента И 2/6 в зависимости от кода операции, поступающего с дешифратора 284, формируются сигналы полного буфера (в операции чтения и чтения в обратном направлении) или пустого буфера (в операции записи).

На выходе элемента ИЛИ 282 по сигналу на шине 262 формируется сигнал границы слова адреса.

На выходе элемента ИЛИ 283 фориируется сигнал конца страницы оперативной памяти (2048 байт), поступающий по шине 250 из блока 9.

Блок 13 коммутации (фиг. 20) содержит мультиплексоры 287-358.

Мультиплексоры 287-322 предназначены для коммутации четырех старших байт информации, поступившей по шинам

1167613

24"из блока 3, по шинам 33 из блока 6, по шинам 27 иэ блока 4 или по шинам 38 иэ регистра 208 блока 8.

Коммутация выполняется в соответствии с кодом, подаваемым на управляющие входы мультиплексоров по шинам 39 из блока. 1.

Мультиплексоры 323-358 предназначены для коммутации четырех младших байт информации, поступившей по шинам 24 иэ блока 3, по шинам 38 из регистра 207, по шинам 27 и 33 иэ блоков 4 и 6.

Машинный. цикл канала состоит из первого-четве