Запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов

Запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПРОИЗВОЛЬНЫМ ДОСТУПОМ И ОДНОВРЕМЕННОЙ ВЫБОРКОЙ ПЕРЕМЕННОГО МАССИВА СЛОВ, содержащее блоки памяти, состоящие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя, управляющих сигналов, один из информационных входов являются первым адресным входом устройства, другие - вторым адресным входом устройства, отличающееся тем, что, с целью упрощения устройства, в него введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый -И второй формирователи сигналов обращения и коммутатор сигналов разрещения обращения, выходы которого подключены к входам разрешения обращения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом устройства, вторые входы формирователя управляющих сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обращения и входы второго дешифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого , второго и третьего блоков сравнения.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1167655 (51) 4 и 11 С 11/00

ОПИСАНИЕ Н306РЕТЕНН51

К А ВТОРСКОМЪ(СВИДЕТЕЛЬСТВУ г е

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3615003/24-24 (22) 18.07.83 (46) 15.07.85. Бюл. № 26 (72) Н. В. Георгиев, А. А. Крупский и Ю. Б. Левин (53) 681.327 (088.8) (56) 1. Зимин В. А. Электронные вычислительные машины. М., Машгиз, 1962, с. 69—

70.

2. Карцев М. А. Вопросы построения многопроцессорных вычислительных систем.—

«Вопросы радиоэлектроники». Сер. ЭВТ, 1970, вып. 5 — 6, с. 9 — 15 (прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО С ПРОИЗВОЛЬНЫМ ДОСТУПОМ И

ОДНОВРЕМЕННОЙ ВЫБОРКОЛ ПЕРЕМЕННОГО МАССИВА СЛОВ, содержащее блоки памяти, состоящие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя. управляющих сигналов, один из информационных входов являются первым адресным входом устройства, другие — вторым адресным входом устройства, отличающееся тем, что, с целью упрощения устройства, в него введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый и второй формирователи сигналов обращения и коммутатор сигналов разрешения обращения, выходы которого подключены к входам разрешения обращения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом устройства, вторые входы формирователя управляющих сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обращения и входы второго дешифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.

1167655

Изобретение относится к вычислительной технике, а именно к запоминаюшим устройствам (ЗУ) с произвольной выборкой для ЭВМ.

Известно ЗУ, содержащее накопитель, управляюшие шины, по которым поступает команда, включающая адрес обращения, и информационные шины, по которым принимается и передается запоминаемая в накопителе информация (1).

Однако возможности использования этого ЗУ во многих современных ЭВМ, в частности в многопроцессорных ЭВМ, где требуются ЗУ с переменным форматом обращения, т.е. с одновременной выборкой нескольких слов по одной команде обращения, ограничены.

Наиболее близким к предлагаемому является ЗУ с произвольной одновременной выборкой переменного массива слов, в котором команда обращения к устройству содержит основной и дополнительный адреса (в частном случае различающиеся между собой на единицу) и формат обращения, заданный, например, в виде начальной и конечной границ обращения, и которое содержит блок управления, накопитель, состоящий из нескольких секций, форматом в одно слово каждая, на входы которых подается основной или дополнительный адрес с двухкодовых коммутаторов и сигналы разрешения обращения (2) .

Недостатком этого устройства являются большие аппаратурные затраты. Кроме того, устройство не может быть использовано в качестве модуля для построения многомодульных ЗУ, различающихся максимальным форматом обращения и предназначенных для многопроцессорных ЭВМ переменной комплектации, в которых используется унифицированный для всех вариантов комплектации узел формирования команд обращения к памяти.

Цель изобретения — упрощение устройства и расширение области его применения за счет возможности его использования в качестве модуля для наращивания формата памяти.

Поставленная цель достигается тем, что в запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов, содержашее блоки памяти, состояшие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя управляющих сигналов, одни из информационных входов являются первым адресным входом устройства, другие — вторым адресным входом устройства, введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый и второй формирователи сигналов обращения и коммутатор сигналов разрешения обращения, выходы которого

5

40 подключены к входам разрешения обрашения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом устройства, вторые входы формирователя управляюших сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обрашения и входы второго дешифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.

На чертеже изображена функциональная схема запоминаюшего устройства с произвольным доступом и одновременной выборкой переменного массива слов.

Устройство содержит блоки 1 памяти (на чертеже показан один блок памяти), каждый из которых содержит накопители 2, имеющие адресные входы 3 и входы 4 разрешения обращения. Блок 1 памяти имеет первый 5 и второй 6 адресные входы, являюшиеся адресными входами устройства.

Каждый блок 1 памяти содержит коммутаторы 7 с управляющими входами 8. Управляющими входами устройства являются входы 9 — 11, служащие соответственно для подачи сигналов начальной границы обращения, номера блока памяти и конечной границы обращения.

Устройство содержит также первый блок

12 сравнения, служащий для сравнения начальной границы обращения с номером блока 1 памяти, второй блок 13 сравнения, служащий для сравнения конечной границы обращения с номером блока 1 памяти, первый

14 и второй 15 дешифраторы, третий блок 16 сравнения, служащий для сравнения начальной и конечной границ обращения, первый

17 и второй 18 формирователи сигналов обрашения, коммутатор 19 сигналов разрешения обращения и формирователь 20 управляющих сигналов. Дешифраторы 14 и 15 являются дешифраторами с распространием выходного сигнала. В отличие от обычных дешифраторов, в дешифраторах с распространением возбуждается не одна выбранная выходная шина, номер которой соответствует входному коду, а группа выходных шин, начиная с выбранной и кончая последней по

1167655 таблица!

Выходы формирователя 17

Вых.!77

Вхоцы формирователя 17 а ах

Вых. 172 Вых.1 7В

Вых.16 о

1 О

1 1

1 О

1 1

1 1 о о о о о о о о о о о о

1 1

1 номеру. При этом в лешифраторе 15 используется инверсный выход.

Рассмотри вают работу устройства для конкретного случая, когда число накопителей 2 равно 16, максимальное число блоков

1 памяти, образующих память 7ВМ, равно 4.

При этом код начальной границы обращения — 6-разрядный. Обозначим эти разряды ар, а,, аВ, аз, а, а . Кол конечной границы обращения — также 6-разрядный (разряды вр, в1, в, вз, в, в ). Кол присвоенного номера накопителя -- 2-разрядный.

Обозначим эти разряды ео, е .

Для данного конкретного случая приведены таблицы истинности для блоков 17 — 19.

В них выходы блоков обозначены следующим образом. Например, выход блока 16:

Вых. 16. Если выход того или иного блока многоразрядный (многошинный), он сопровождается обозначением номером выходной шины: например, Вых. 17а — для второго разряда. 20

Таблицей истинности первого формирователя 17 сигналов обращения является табл. 1

Таблицей истинности второго формирователя 18 сигналов обращения является табл. 2

Коммутатор 19 сигналов разрешения обращения является обычным коммутатором

4 в 1 и состоит из четырех 4-разрядных секций. Ввиду громоздкости таблицы истинности всего коммутатора 19 она выполнена в виде двух таблиц истинности сигналов управления коммутатором (табл. 3 и 4) и отдельных четырех таблиц для каждой секции коммутатора 19 (табл. 5 — 8) .

Устройство работаег «лел1 ющим образом.

На вхол !О устройства полается кол номера блока 1 памяти. На вхолы 5, 6. 9 н 11 устройства подается адресная часть команлы обращения: основной алрб«подастся !га вход 5, дополнительный алрос --- на вхол 6. кол начальной границы обращения — — на вхол 9 и кол конечной границы обращения— на вход 1! (код операции, также вхолящий в команду обращения, подается на блок управления устройством, который в описании изобретения не рассмотрен и на чертеже не показан).

Блоки 12 и 13 определяют равенство колов а., а се,, е и вр, в с ер, е1 соответственно. На вход дешифратора 14 поступают разряды кода начальной границы а.1, д,, на вхол лешифратора 15 поступают разряды кода конечной границы в4, в .

На входы блока 16 поступают коды ао — ат и вр — в . Выходной сигнал на его выходе

ПРИНИМаЕт ЗНаЧЕНИЕ 1 ПРИ ар а, аВ а> а !а5— вов,вавВВ!Вб И ЗначЕниЕ 0 при невыполнении этого соотношения.

Остальные блоки работают в соответствии с приведенными таблицами истинности (табл. 1 — 8) .

Технико-экономическое преимущество предлагаемого ЗУ заключается в том, что его применение позволяет использовать для всех вариантов комплектации памяти ЭВМ унифицированный узел формирования команд обращения к памяти, не содержащий избыточного оборудования.

Таблице 2

Вых.12 Вьас.13 Выход lб е о е, аа в а а вз Вых.18о Вых.!8! Въас ° 1Вз

0 0 X Х Х X

0 1 0 0 Х Х

0 I 0 1 Х Х

0 1 1 1 Х Х

1 0 и 0 Х Х

1 0 0 1 Х Х

1 0 I 1 Х Х

1 I Х Х Х Х

0 0 Х Х Х Х

0 l 0 0 Х X

0 1 0 Х Х

0 1 1 Х Х

1 0 0 0 Х Х

1 0 1 0 Х Х

1 0 I 1 Х Х

1 I X X X X

Х Х Х Х Х 0

Х Х Х Х Х 1

Х Х Х Х 0 Х

X Х Х Х 1 X

Х Х Х Х 0 0

Х Х Х Х 0 1

Х Х X Х 1 1

Х Х Х Х 1 I

X Х X X 0 1

X X X Х 0 1

Х X Х Х 1 0

Х Х Х Х I

lI y и м е ч а н и е. Символ Х означает, что состояние входного сигнала не определено.

1167655

Таблица 3

Выходы (а ад (Входы а аЗ ао а>

Вых. 12

1 1 1

Х Х

0 0

0 1 1 1

0 1 1

Таблиц а4

Входы

Выходы (" в в в

Вых. 13

Х

Таблица5

Выходы секции коммутатора 19

° °

Вых.19 Вых.19 Вых.19

В0

Вых.170

Вых.14р

Вых.17

Вых.14ь

В х.15

В .18, Вых, 15о

Вых. 18р

Вых, 171

Вых. 14 g

Вых. 151

Вых. 18 1

B=- .17

В . 14, В .15

Вых. 18

1167б55

Таблицаб

Выходы секций коммутатора 19

Сигналы управления

Вых. 195 Вых. 195 Вых. 19 х

Вых. 194

Вых. 173

В .14

В .17, Вых, 141

Вых. 15

Вых. 181

Вых.17z

Вых. 17, Вых, 14z

Вых. 14о

Вых, 1 5 я Вых. 153

Вых. 18 Вых. 18

Вых.15о

Вых.18

Таблица7

Выходы секции коммутатора 19

Вых. 1 9 и Вых. 1 91g

Сигналы управления

ВЗ Вых. 1 9 Вых. 19 и

Вых.17о

Вых.14о

Вых.1 5в

Вых.1 8

Таблица8

Выходы секции коммутатора 19

1 (Сигналы управления

А В3

Вых. 19 g3 Вых.1 9 4 Вых. 19 f5

Вых 19 г

Вых. 173

Вых.14х

Вых. 153

Вых. 18 3

Вых, 1 7а

Вых,14й

Вых.15>

В,18, Вых. I 7о

Вых.14 о

Вых. 15р

Вых, 18

Составитель В. Рудаков

Редактор Н. Киштулинец Техред И. Верес Корректор О. Тигор

Заказ 4441/50 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Вых.17

Вых.1 4

Вых. 15

Вых. 18

Вых. 17

В .14, Вых.15

Вых. 18

Вых.17я

Вых,14я

Вых. 1 5z

Вых.184

Вых. 1 7

Вых. 143

Вык, 153

В,18,