Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, адресные входы которого являются адресными входами устройства, блок кодирования, входы которого соединены с информационными входами первой группы блока памяти и являются информационными выходами устройства, блок управления , выходы и входы первой группы которого являются соответственно управляющими выходами и входами устройства, блок декодирования, выходы первой группы которого соединены с входами второй группы блока управления, блок коррекции ошибок, входы первой и второй групп которого соединены соответственно с выходами второй группы блока декодирования и входами первой группы блока декодирования, которые соединены также с выходами блока памяти, управляющие входы которого соединены с выходами второй группы блока управления и управляющими входами второй группы блока декодирования, отличающееся тем, что, с целью повышения точности самоконтроля , оно содержит блок обнаружения ошибок , первый и второй коммутаторы, причем входы первой группы и выходы первого коммутатора соединены соответственно с выходами блока кодирования и информационными входами второй группы блока памяти, а входы второй группы первого коммутатора соединены с входами третьей группы блока управления, выходами блока обнаружения ошибок, управляющими входами третьей группы блока декодирования и входами первой группы второго коммутатбра, входы второй и третьей групп которого соединены с выходами соответственно блока коррекции ошибок и третьей группы блока управления, i входы четвертой группы второго коммутатора являются информационными входами (Л устройства, а выходы соединены с входами блока кодирования и входами первой группы блока обнаружения ошибок, входы второй , третьей, четвертой и пятой групп которого соединены соответственно с выходами четвертой группы блока управления, адресными входами блока памяти, выходами первой группы блока декодирования и выходами о блока памяти. 2. Устройство по п. 1, отличающееся тем, Од что блок обнаружения ошибок содержит тресл тий коммутатор и регистр, выходы которого являются выходами блока, одни из входов со регистра соединены с выходами коммутатора , а другие входы регистра и входы третьего коммутатора являются соответствующими входами блока.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 11 С 29 00 ф»вч"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪ(СВИДЕТЕЛЬСТВУ

БИБИ 0:."» р„

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3595817/24-24 (22) 26.05.83 (46) 15.07.85. Бюл. № 26 (72) Е. Я. Белалов, А. Г. Забуранный, В. И. Корнейчук и M. Н. Орлова (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 681.327.066 (088.8) (56) Сеалерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. М.: Мир, 1972, с. 265—

288.

Патент США № 34077028, кл. 340 — 146.1, опублик. 1978. (54) (57) l. ЗАПОМИНАЮШЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, адресные входы которого являются адресными входами устройства, блок кодирования, входы которого соединены с информационными входами первой группы блока памяти и являются информационными выходами устройства, блок управления, выходы и входы первой группы которого являются соответственно управляющими выходами и входами устройства, блок декодирования, выходы первой группы которого соединены с входами второй группы блока управления, блок коррекции ошибок, входы первой и второй групп которого соединены соответственно с выходами второй группы блока декодирования и входами первой группы блока декодирования, которые соединены также с выходами блока памяти, управляющие входы которого соединены с выходами второй группы блока управления и управляющими входами второй группы

„„SU„„1167659 А блока декодирования, отличающееся тем, что, с целью повышения точности самоконтроля, оно содержит блок обнаружения ошибок, первый и второй коммутаторы, причем входы первой группы и выходы первого коммутатора соединены соответственно с выходами блока кодирования и информационными входами второй группы блока памяти, а входы второй группы первого коммутатора соединены с входами третьей группы блока управления, выходами блока обнаружения ошибок, управляющими входами третьей группы блока декодирования и входами первой группы второго коммутатбра, входы второй и третьей групп которого соединены с выходами соответственно блока коррекции ошибок и третьей группы блока управления, д входы четвертой группы второго коммутатора являются информационными входами ур устройства, а выходы соединены с входами %УФ блока кодирования и входами первой группы блока обнаружения ошибок, входы второй, третьей, четвертой и пятой групп которого соединены соответственно с выходами четвертой группы блока управления, адресными входами блока памяти, выходами первой группы блока декодирования и выходами блока памяти.

2. Устройство по п. 1, отличающееся тем, 3 что блок обнаружения ошибок содержит тре- 1 В тий коммутатор и регистр, выходы которого Щ являются выходами блока, одни из входов регистра соединены с выходами коммутатора, а другие входы регистра и входы третьего коммутатора являются соответствующими входами блока.

1167659

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих систем повышенной надежности, выполненных на функциональных узлах большой степени интеграции, а также применено в вычислительных системах для осуществления программно-аппаратного контроля оборудования.

Цель изобретения — снижение аппаратурных затрат и расширение функциональных возможностей за счет возможности осуществления программно-аппаратного контроля блоков устройства.

На фиг. 1 представлена структурная схема предлагаемого запоминающего устройства с самоконтролем, на фиг. 2 — функциональные схемы блока декодирования и блока диагностики.

Устройство содержит блок 1 памяти, блок

2 декодирования, блок 3 обнаружения ошибки, блок 4 управления, первый 5 коммутатор, блок 6 кодирования, блок 7 коррекции ошибки, второй 8 коммутатор, шины 9 адреса, входы 10 входных данных, выходы 11 данных, входы 12 управления, выходы 13 ответа и ошибки.

Блок 1 памяти содержит накопитель 14 и регистр 15 данных, состоящий из двух частей: информационной 16 — для записи информационных разрядов считываемого слова и контрольной части 17 — для записи контрольных разрядов слова. Информационные входы накопителя 14 связаны с первой и второй группой информационных входов блока 1 памяти, а адресные входы накопителя являются адресными входами блока 1 памяти. Информационные выходы накопителя подключены к информационным входам обеих частей регистра 15 данных: информационной и контрольной, информационные выходы которых соединены с первыми входами блока 2. Кроме того, выходы информационной части 16 регистра 15 данных подключены к первым входам блока 7 коррекции ошибок, а выходы контрольной части 17 регистра подсоединены к первым входам блока 3 обнаружения ошибок. Управляющие входы накопителя 14 и регистра 15 являются управляющими входами блока 1 памяти.

Блок 2 декодирования (фиг. 2) содержит генератор 18 синдрома ошибок, блок 19 обнаружения дискриминации ошибки и дешифратор 20 неисправного разряда. Входы генератора 8 являются первыми входами блока декодирования, а выходы декодера соединены с входами блока 19 дискриминации ошибки и дешифратора 20, к вторым входам которых подключены соответственно второй и третий входы блока 2 декодирования. Выходы блока 19 и дешифратора 20 являются соответственно вторым и первым выходом блока 2 и соответственно соединены с вторыми входами блока 3

1О

2О

25 зо

55 обнаружения ошибки и блока 7 коррекции ошибок.

Блок 19 дискриминации ошибки, входящий в состав блока 2 декодирования, содержит формирователь 21 четности с управляющим входом, элементы И вЂ” НЕ 22 — 27, элемент И вЂ” ИЛИ 28, элемент ИЛИ вЂ” НЕ 29.

Блок 3 обнаружения ошибок (фиг. 2) состоит из коммутатора 30 и регистра 31, содержащего бит 32 многократной ошибки, бит 33 одиночной ошибки, биты 34 для занесения адреса или контрольных разрядов бит 35 режима диагностических проверок, бит 36 блокировки коррекции, бит 37 разрешения выдачи ошибки.

Устройство работает следующим образом.

При выполнении операции записи в память на шины 9 адреса поступает адрес обращения (адрес ячейки, к которой необходимо обратиться), на шины 10 данных— данные, на шины 12 управления — сигнал записи в память, по которому блок 4 управления вырабатывает последовательность управляющих сигналов для записи данных в блок 1 памяти. По сигналам от блока 4 управления коммутатор 8 данных передает данные с шины 11 данных на вход блока памяти и блока 6 кодирования, который формирует контрольные разряды для поступивших данных согласно принятой кодировке сигналов, например в модифицированном коде Хэмминга согласно табл. 1.

Информационные разряды в приведенном модифицированном коде Хэмминга кодируются кодовыми комбинациями, содержащими по 3 единицы, а контрольные разряды — кодовыми комбинациями, содержащими по 1 единице. Таким образом, количество единиц в кодовой комбинации всегда нечетно. При четном количестве единиц в кодовой комбинации будет иметь место двойная либо большей кратности ошибка.

Причем кодовые комбинации выбраны таким образом, чтобы при формировании каждого контрольного разряда участвовали не более восьми информационных разрядов и формирование контрольных разрядов производилось параллельно независимо друг от друга, что позволяет обеспечить максимальное быстродействие при формировании контрольных разрядов.

Сформированные контрольные разряды передаются на запись в блок 1 памяти через коммутатор 5 контрольных разрядов при наличии сигнала разрешения от блока 3. По сигналам управления, поступающим от блока 4 управления, производится запись информации в ячейку блока 1 памяти, определяемую адресом, поступающим на шину 9 адреса. После подачи сигнала ответа на шину 13 ответа и ошибки выполнение операции записи в память заканчивается.

1167659

При выполнении операции чтения из памяти на шины 12 управления поступает сигнал чтения из памяти. Блок 4 управления вырабатывает последовательность управляющих сигналов, по которым производится чтение информации из ячейки, определяемой адресом, поступающим на шины 9 адреса. После считывания из накопителя информация заносится в регистр 15 данных по стробу, поступающему от блока 4 управления. Блок 2 производит контроль информации, поступающей с регистра 15 данных и формирует суммарный синдром. Если синдром равен нулю, это означает, что ошибок в считанной информации нет и информационные разряды передаются через блок 7 с регистра 15 данных на вход ком15 мутатора 8 данных без изменений. Работа дешифратора 20 неисправного разряда в этом случае запрещена. Коммутатор 8 данных по сигналам управления от блока 4 управления передает данные на шины 11 данных по сигналу выдачи данных, вырабатываемому блоком 4 управления.

Если хотя бы один разряд синдрома равен единице, то в считанной информации имеется ошибка: одиночная (корректируемая) либо многократная (некорректируемая).

Если код полученного синдрома имеет нечетное количество единиц и совпадает, например, с одним из кодов, приведенным в табл 1, то имеет место одиночная (корректируемая) ошибка, которая обнаружива30 ется блоком 19. Информация об одиночной ошибке заносится в блок 3, а также поступает в блок 4 управления, который формирует сигнал разрешения работы дешифратора 20 неисправного разряда. Дешифратор 20 определяет неисправный разряд и в блоке 7 производит его коррекцию. Скорректированная информация через коммутатор 8 данных по сигналам управления, поступающим от блока 4 управления, выдается на выход 11 устройства. Информация 40 об одиночной ошибке может быть считана при обращении к блоку 3.

Если код полученного синдрома имеет четное количество единиц либо нечетное количество единиц, но совпадающее, например, с одним из кодов, приведенным в табл. 2, то 45 имеет место многократная (некорректируемая) ошибка, которая обнаруживается блоком 19. Информация об ошибке заносится в блок 3, а также поступает в блок 4 управления, который в этом случае за прещает работу дешифратора 20 неисправного разряда, вырабатывает последовательность управляющих сигналов для передачи информации без изменений на выход устройства через коммутатор 8 данных, а также выставляет сигнал ошибки на шины 13 ответа и ошибки, информация о многократной ошибке может быть считана при обращении к блоку 8 (во всех рассмотренных случаях на шины 13 выставляется сигнал ответа).

При наличии сигнала блокировки коррекции, поступающего от блока 3, одиночная ошибка воспринимается блоком 19 как многократная (некорректируемая) ошибка.

Блок 4 управления при этом блокирует работу дешифратора 20 неисправного разряда и формирует сигнал ошибки на шинах

13 ответа и ошибки.

При выполнении операции записи в блок

3 коммутатор 8 данных передает информацию с шины 10 входных данных на вход блока 3. По стробу, поступающему от блока 4, эта информация заносится в блок 3, после чего блок 4 управления формирует сигнал ответа.

При выполнении операции чтения из блока 3 блок 4 управления формирует последовательность сигналов на передачу информации с выхода блока 3 через коммутатор

8 данных на шину I данных, а также формирует сигнал ответа.

При профилактических и диагностических проверках устройства, а также при работе устройства на операционных системах в составе вычислительного комплекса с помощью блока 3 могут задаваться различные режимы работы устройства и самого блока 3.

При установке бита 37 разрешения выдачи ошибки в нулевое состояние выдачи сигнала ошибки на шины 13 ответа и ошибки блоком 4 управления не производится. При установке бита 36 блокировки коррекции одиночная ошибка воспринимается как многократная (некорректируемая ошибка). Если бит 35 режима диагностики проверок блока

3 установлен в нулевое состояние, то имеет место нормальный режим работы устройства, при котором при обнаружении многократной (некорректируемой) ошибки в биты 34 для занесения адреса или контрольных разрядов заносятся старшие разряды адреса ошибки. Если же бит 35 установлен в единичное состояние, то имеет место диагностический режим работы устройства, при котором в операции записи в оперативную память вместо контрольных разрядов, сформированных блоком 6 кодирования, записываются контрольные разряды, ранее занесенные из процессора в биты 34 блока 3. Запись этих контрольных разрядов в блок 1 памяти обеспечивается перек.иючением коммутатора 5 контрольных разрядов битом 35 режима диагностических проверок на направление передачи контрольных разрядов от блока 3. При считывании информации из блока 1 памяти в этом случае в блок 3 будут заносится вместо старших разрядов адреса считанные контрольные разряды, которые могут быть считаны при чтении информации из блока 3.

Задавая различные известные комбинации информационных разрядов, записывая их вместе со сформированными блоком 6

1167659

Таблица 1

Соответствие информационных и контрольных разрядов их двоичному представлению в модифицированном коде Хэмминга

I (Инфор мационные 0

Инфор ма- 5 ционные

12

14

15 кодирования контрольными разрядами в блок 1- памяти в обычном режиме записи и считывая их в диагностическом режиме, определяют правильность функционирования блока 6 кодирования.

Записывая через блок 3 в диагностическом режиме различные кодовые комбинации контрольных разрядов под определеннук кодовую комбинацию информационных разрядов в блок 1 памяти, искусственно внося тем самым одиночные и многократные ошибки, и считывая затем записанную информацию, определяют правильность функционирования блока -2 декодирования, блока 3, блока 7.

Записывая в блок 1 памяти и считывая информацию, определяют правильность функционирования блока 1 памяти.

Таким образом, обеспечивается программно-аппаратная проверка блоков запоминающего устройства с самоконтролем.

1 167659

Продолжение табл, 1

Г TI Г

Разряды

4 3 2 1 0

Контрольные

17

19

21

Таблица 2

Коды нечетных некорректируемых ошибок

2 0

5 4

П р и м е ч а н и е. Х вЂ” любое значение разряда синдрома.

Фиг. 1

Номер разряда

Код синдрома (з

I I

1167659

Составитель Г. Бородин

Редактор Н. Киштулинец Техред И. Верес Корректор А. Тяско

Заказ 4441/50 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП сПатент», г. Ужгород, ул. Проектная, 4