Устройство для определения свойств полноты логических функций

Устройство для определения свойств полноты логических функций

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ СВОЙСТВ ПОЛНОТЫ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее п счетных триггеров, где п - число переменных анализируемых логических функций, п -разрядный коммутатор триггерных сигналов, два формирователя импульсов, D-триггер, п-разрядньм регистр сдвига,пятиразрядньй регистр памяти,(п-1)-разрядньй двоичньй счетчик, ждущий генератор тактов, два элемента задержки, десять элементов И, два элемента ИЛИ, два R5-триггера и два элемента РАВНОЗНАЧНОСТЬ, причем выходы счетных триггеров соединены с соответствующими первыми и вторыми за исключением первого разряда информационными , входами разрядов коммутатора триггерных сигналов, первые выходы разрядов которого подключены к соответствующим входам счетных триггеров за исключением первого триггера, счетный вход которого соединен с выходом первого элемента задержки,входом уста ювки нуля первого RS-трмггера и В, орым информационным входом первого разряда кок-гутатора триггерных сигналов, инверсные выходы счетных трип еров соединены с соответствующими третьими инфор1.шционны1 ш входами разрядов коммутатора триггерньк сигналов, первые управляющие входы разрядов которого соединены с соответствующими выходами регистра сдвига и с первыми входами установку О счетных.триггеров, а вторые управляющие ВХ.ОДЫ разрядов кo fм тaтopa триггерпых сигналов подключены к прямому выходу второго RS-триггера и первоЬгу входу первого элемента И, второй вход которого соединен с выходом ждущего генератора тактов, с входом первого элемента задержки и с первы п входам второго и третьего элементов И, вторые входы которых i подключены соответственно к инверс (Л ному выходу второго RS-триггера и к гтрямому выходу первого RS-триггера, вход установки О второго КЗ-триггера подключен к первому входу первого элемента ИЛИ, к тактовоьту входу регистра сдвига, к входу синхронизации D-триггера и к выходу первого ч1 формирователя импульсов, вход котороо 1 а го подключен к выходу счетного триг.гера, I) -вход D -триггера подключен к шине логической единицы устройства, а инверсньш выход соединен с информационным входом регистра сдвига, выход п-го разряда которого подключен к первому входу четвертого элемента И, второй вход которого соединен с вьсходом второго формирователя импульсов, вход которого соединен с выходом (n-l)-ro счетного триггера, выход четвертого элемента И является выходом сигнала окончания работы устройства и соединен с вторым входом первого элемента ИЖ и с первым стоп-вхопом ждущего генератора так

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН (5Ц4 С 06 Г 7 00 1

1, hRCy5 gQI t

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3698258/24-24 (22) 03.02.84 (46) 30.07.85. Бюл. Ф 28 (72) О.И.Сидоренко (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

9 960795, кл. G 06 Р 7/00, 1979.

Авторское свидетельство СССР

У 660812, кл. G 06 F 7/00, 1983. (54)(57) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СВОЙСТВ ПОЛНОТЫ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее п счетных триггеров, где

n — число переменных анализируемых логических функций, п -разрядный коммутатор триггерных сигналов, два формирователя импульсов, 3-триггер, п-разрядный регистр сдвига,пятиразрядный регистр памяти,(n-1) -разрядный двоичный счетчик, ждущий генератор тактов, два элемента задержки, десять элементов И, два элемента ИЛИ, два R5-триггера и два элемента

РАВНОЗНАЧНОСТЬ, причем выходы счетных триггеров соединены с соответствующими первыми и вторыми за исключением первого разряда информационными. входами разрядов коммутатора триггерных сигналов, первые выходы разрядов которого подключены к соответствующим входам счетных триггеров за исключением первого триггера, счетный вход которого соединен с выходом первого элемента задержки,вхо дом уста, овки нуля первого ЙВ-т;.rrгера и в орым информационным входом первого разряда ком мутатора триггерных сигна .ов, инверсные выходы счетных триг1 еров соединены с соответствующими третьими информационными

„„SU„„1170446 А входами разрядов коммутатора триггерных сигналов, первые управляющие входы разрядов которого соединены с соответствующими выходами регистра сдвига и с первыми входами установки

"0" счетных .триггеров, а вторые уп-. равляющие входы разрядов коммутатора триггерпых сигналов подключены к прямому выходу второго RS-триггера и первому входу первого элемента И, второй вход которого соединен с вы ходом ждущего генератора тактов, с входом первого элемента задержки и с нервна входами второго н третьего элементов И, вторые входы которых подключены соответственно к инверсному выходу второго RS-триггера и к прямому выходу первого R5-триггера, вход установки "0" второго RS-триггера подключен к первому входу первого элемента ИЛИ, к тактовому входу регистра сдвига, к входу синхронизации Q --триггера и к выходу первого формирователя импульсов, вход которого подключен к выходу п-го счетного триггера, 3 -вход 2 -триггера подключен к шине логической единицы устройства, а инверсный выход соединен с информационным входом регистра сдвига, выход n --ro разряда которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом второго формирователя импульсов, вход которого соединен с выходом (n-1)-го счетного триггера, выход четвертого элемента И является выходом сигнала окончания работы устройства и соединен с вторым входом первого элемента ИЛИ и с первым стоп-axoqoM ждущего генератора так1 f7044 тов, старт-вход которого является входом "Ввод" устройства, первые входы пятого и шестого элементов И соединены с первыми входами первого и второго элементов РЛВНОЗНЛЧНОСТЬ, вторые входы которых соединены между собой, первый вход седьмого элемента

И соединен с вторым входом шестого элемента И, третий вход которого соединен с первым входом восьмого элемента И и с выходом второго элемента

И, выход первого элемента И соединен с первым входом девятого элемента И, вторые входы пятого и седьмого элементов И соединены с . выходом третьего элеМента И,.вторые входы восьмого и девятого элементов

И подключены к выходам второго и первого элементов РАВНОЗНЛ НОСТЬ сбответственно, выход восьмого элемента

И соединен со счетным входом первого двоичного счетчика, первый вход установки "0" которого соединен с выходом второго элемента задержки, вход которого подключен к выходу первого элемента ИЛИ и к первому входу деся- того элемента И, второй вход которого соединен с выходом второго элемента

ИЛИ, входы которого подключены к выходам первого двоичного счетчика, второй вход установки "О" которого соединен с вторыми входами установки

"0" счетных триггеров, с вторым стопвходом ждущего генератора тактов, с входами установки пуля регистра сдвига, регистра памяти, g --трйггера, с входами установки "1" первого и второго R5-триггеров и является входом сброса устройства, а выходы пятого, седьмого, девятого, шестого и десятого элементов И соединены с соответствующими входами регистра памяти, выходы которого являются выходами информации о наборе свойств полноты устройства, о т л и ч а ю щ е е с я тей, что, с целью расширения функциональных возможностей устройства путем обеспечения возможности контроля входной информации, в устройство введены третий р5-триггер, третий элемент задержки, третий элемент ИЛИ, второй и третий двоичные счетчики, одиннадцатый и двенадцатый элементы

И, три коммутатора каналов и два оперативных запоминающих блока, причем выход третьего RS-триггера . подключен к управляющим входам комб мутаторов каналов,. к входам "Записьсчитывание" оперативных запоминающих блоков и к первому входу одиннадцатого элемента И,.второй вход которого является информационным входом устройства, а выхоц соединен с информационными входами оперативных запоминающих блоков и первым входом двенадцатого элемента И, второй вход которого подключен к выходу первого коммутатора каналов, входам разрешения работы оперативных запоминающих блоков и к входу третьего элемента задержки, выход которого соединен со счетным входом второго двоичного счетчика, выходы которого подключены к первым группам информационных входов второго и третьего коммутаторов каналов, вторая группа информационных входов второго коммутатора каналов подключена к соответствующим выходам счетных триггеров, а выхоцы соединены с адреснь ми входами первого оператывного запоминающего блока, выход которого соецинен с первыми входами первого и второго элементов РЛЬНОЗНЛЧНОСТЬ, вторые входы которых подключс Ib! к ьыходу второго оперативного запоминающего блока, инверсный выход которого соединен с первым входом седьмого элемента И, а адресные входы подключены к выходам третьего коммутатора каналов, вторая группа информационных входов которого подключена к соответствующим вторым выходам разрядов коммутатора триггерных сигна- ° лов, первый информационный вход перваго коммутатора каналов является входом синхронизации устройства, вход запуска устройства подключен к входу устаповки "1" третьего PSтриггера, вход установки нуля которого подключен к выходу третьего элемента ИЛИ, первый вход которого соединен со входом Ввод устройства, вход сброса устройства соединен с входами установки нуля второго и третьего двоичных счетчиков и с вторым входом третьего элемента ИЛИ, счетный вход третьего двоичного счетчика подключен к выходу двенадцатого элемента И, а выходы являются выходами информации в ранге устройства, второй информационный вход первого коммутатора каналов соединен с выходом ждущего генератора тактов.

На чертеже представлена схема устройства.

Устройство содержит RS-триггер 1, оперативные запоминающие блоки 2 и

3, триггеры 4 со счетным входом, коммутатор 5 триггерных сигналов, формирователи 6 и 7 импульсов, )— триггер 8, регистр 9 сдвига, элементы И 10 и 11, элемент РАВНОЗНАЧНОСТЬ

12, элемент И 13, элемент РАВНОЗНАЧНОСТЬ 14, элемент И 15, регистр 16 памяти, двоичный счетчик 17, ждущий генератор 18 тактов, элемент задержки 19, gS-триггеры 20 и 21, шину 22 логической единицы, вход 23 "Ввод", вход 24 сброса, выходы 25-29 информации о наборе свойств полноты, выход 30 сигнала окончания работы, вход 31 запуска, элемент задержки 32, элемент ИЛИ 33, элементы И 34-39,элемент ИЛИ 40, элементы И 41 и 42, коммутаторы 43, 44 и 45 каналов, элемент задержки 46, двоичные счетчики

47 и 48, информационный вход 49, вход 50 синхронизации, выход 51 информации о ранге, элемент ИЛИ 52.

Номер набора

Зр свойств полноты

35

31

18

45

При таком построении устройство определяет не только набор свойств полноты, но и ранг, т.е. число единиц в табли: истинности анализируемой логической функции, и, таким образом,55 определяе обобщенный типовой логический признак, который назовем логической сигнатурой.

n = 3

1 1

Изобретение относится к автоматике и вычислительной технике и может. быть использовано для распознавания функциональной полноты систем логических функций при проектировании цифровых устройств, а также для контроля и поиска неисправностей в устройствах путем анализа логических свойств булевых функций, описывающих временные диаграммы их функционирования.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности контроля входной информации.

При этом, кроме определения свойств функциональной полноты, устройство может производить анализ двоичных последовательностей, поступающих с выходов цифровых блоков при их функционировании, достаточный для эффективного контроля и поиска неисправностей в них.

170446 2

Таким образом, логическая сигнатура булевой функции представляет собой комбинацию ранга и набора свойств полноты данной функции.

Набором свойств полноты называется комбинация из пяти свойств полноты логических функций: несохране. ния константы нуль, несохранения константы единица, немонотонности, нели lO нейности и несамодвойственности.

Известно, что существует только пят надцать различных наборов свойств полноты логических функций, в соответствии с которыми все булевые функf5 ции делятся на 15 типов. Очевидно, что в соответствии с возможными рангами все булевые функции делятся на (2 +1) тип.Можно показать также,что и и при и 7 2 существует ровно 5 2 ти20 пов логических сигнатур булевых функций. В качестве примера, в таблице приведены все возможные в алгебре логики типы логических сигнатур для булевых функций от двух и

25 трех переменных.

3 1170446

Продолжение таблицы

Продолжение таблицы

24

18

16. 10

24

20

31

27

24

24

20

4 3

25

12

3

4

3

0

14

28

Поиск неисправностей с помощью предлагаемого устройства основан на . представлении двоичных последовательностей, образующихся на выходах

30 и внутренних точках проверяемых цифровых блоков под воздействием тестовых или штатных входных сигналов в виде логических сигнатур, т.е. сверток двоичных последовательностей

35 по логическим свойствам соответствуняцих булевых функций.

При этом наиболее часто встречающиеся неисправности цифровых блоков, как правило, приводят к такому из40 менению двоичных последовательнос тей на их выходах, которое изменяет класс соответствующих логических функций относительно логической сигнатуры, 45 Например, для комбинационных устройств можно показать справедливость следующего утверждения.

Логическая сигнатура почти всех булевых функций неинвариантна

50 относительно операций фиксирования и слипания переменных, т.е. в большинстве случаев логическая сигнатура изменяется при константных неисправностях комбинационных устройств, 55 а также при неисправностях типа слипания проводников.

Устройство работает следующим образом..1170446

=Q((ô;) Q, (сч ф,);

30 ((-(()с (логическая функция первого выхода, соединенного с

i-м инфоРмационным входом 35 второй группы коммутатора

45 каналов; логическая функция второго выхода, соединенного со счетным входом (i+1)-ro 40 счетного триггера 4; прямой (пеинвертирующий) выход i-го счетного триггера 4; инверсный выход i ãî счет- 45 ного триггера 4; управляющий спгнал с выхода

g5-триггера 21; управляющий сигнал с i-го выхода регистра 9 сдвига. 50 где f.

1Л

f ((e (J СЧ

Q, Так как регистр сдвига после сброса обнулен, то сыгналы коммутации счетных приггеров 4 с его выходов отсутству:".::, поэтому по входам устаноьки "0" счетные триг. еры 4 разблокиро - ваны, а с".етный вход i-го с (етного триггера через коммутатор 5 триггерных сиггалов оказывается по -:люченПеред началом работы по входу 24 сброса подается импульс сброса, который устанавливает в нулевое состояние триггеры 1, 4 и 8, регистры 9, 16 и двоичные счетчики 17, 47 и 48.

Одновременно ждущий генератор 18 тактов устанавливается в первое состояние, при котором тактовые импульсы с его выхода отсутствуют. R5 -òðèã- 10 геры 20 и 21 также переводятся в первые (единичные) состояния, при которых подготавливается вьдача тактовых импульсов с выхода элемента И 37 для определения свойств не- .15 созранения констант, а с выхода элемента И 38 — для определения свойства несамодвойственностп. Кроме того, с единичного выхода RS --триггера 21 вьдается потенциальньп1 сигнал 20 управления на коммутатор 5 триггерных сигналов.

Коммутатор 5 триггерпых сигналов представляет собой комбинационную схему. его i-й разряд реализует на 25 своих выходах следующие логические функции: ным к выходу предьдущего (i-1)-ro триггера, образуя и-разрядный двоичный счетчик, при этом к информационным входам второй группы коммутатора 45 каналов подключаются инверсные выходы счетных триггеров 4, на информационных входах второй группы коммутатора 44 каналов появляется двоичный код набора "Все 0", а на информационных входах. второй группы коммутатора 45 каналов — код набора

"Все 1 (С подачей по входу 31 ип ульса запуска у тройства срабатывает R5-тгиггер 1 и на его выходе появляется потенциал логической " 1", переключи(>щий оперативные запоминающие бпски

2 и 3 в режим записи информации, поступающей на вход 49 устройства через открывьпийся элемент Й 41 на информационные входы оперативных запоминающих блоков ? и 3, при этом коммутатор.43 каналов переключаепс.я в состоя(п(е, когда синхроимпульсы, поступающие Tt0 входу 50 устройства, проходят на его выход и далее на входы разрешения работы оперативнь х запоьп нающих блоков 2 и 3 и через элемент 46 задержки иа вход п-разрядного двоичного счетчика 47, который служит счетчиком адреса. Лдрес— ная информация с выходов двоичного счетчика 47 поступает на информационные входы первой группы коммутаторов 44 и 45 каналов, которые поспе сигнала запуска устройства оказываются подключенными к адресным вхоцам обоих оперативных запоминающих блоков 2 и 3. В них таким образом записывается по одним и тем же адресам одна и та же информация, причем первьп бит входной двоичной последовательности записывается по адресу

"Все 0". Одновременно происходит подсчет количества единиц в анализируемой двоичной последовательности, поступающей по входу 49 устройства с помощью (n+1) ðàçðÿäíoãî двоичного счетчика 48, на счетный вход которого поступает информация, образующаяся на выходе элемента И 42 в результате стробирования входной информации с выхода элемента И 4 1 синхроимпульсами с выхода коммутатора 43 каналов. С подачей по входу

"Ввод" 23 илпульса ввода PS -триггер

1 перекл чается в ы.левое состояние, 1170446 при которрм закрываются элементы И

41 и 42, а оба оперативных запоминающих блока переводятся в режим считывания записанной информации.

При этом запускается ждуший генератор 18 тактов и первый же импульс с его выхода через подготовленные элементы И 37, 38 поступает на входы элементов И 10, 11 и 35 соот- 10 ветственно. Кроме того, коммутаторы 44 и 45 каналов переключаются гак, что к их выходам подключаются информационные входы второй группы, т.е. адресные входы блока 2 подклю- 15 чаются к счетным триггерам 4, а адресные входы блока 3 — к соответствующим выходам коммутатора 5 триггерных сигналов. Вместе с тем, через коммутатор 43 каналов на входы разре 20 шения работ блоков 2 и 3 начинают поступать импульсы с выхода ждущего генератора 18 тактов.

Элемент И 10 является определителем свойства несохранения константы 25 нуль. К моменту поступления первого тактового импульса на один из его входов с выхода элемента И 37 на другом его входе с выхода блока 2 оказывается подключенным значение, 30 булевой функции на нулевом наборе, поэтому, если анализируемая логическая функция не сохраняет константу нуль, то тактовый;.пульс пройдет на выход элемента И 10 и переведет пер -. вый триггер регистра 16 памяти в единичное состояние, фиксируемое на выходе 25 устройства.. Аналогично элемент И 11 является определителем свойства несохранения константы еди- 4р ница. Один из его входов подключен к инверсному выходу блока 3, поэтому к моменту поступления первого импульса с выхода элемента И 37 на этом входе оказывается инверсное 45 значение анализируемой функции. на наборе "Все 1".

Если анализируемая логическая функция не сохраняет константу единица, то тактовый импульс пройдет на 5б выход элемента И 11 и установит второй триггер регистра 16 в единично состояние, фиксируемое на выходе 26 устройства.

Первый после ввода тактовый импульс, пройдя элемент задержки 19, переводит R5-триггер 20 во второе (нулевое) состояние, при котором запрещается, прохождение тактовых импульсов на выход элемента И 37, и поступает на счетный вход первого триггера двоичного счетчика, образованного (как было уже описано) из отдельных счетных триггеров 4 с помощью коммутатора 5 триггерных сигналов.

Указанный счетчик начинает считать поступающие с элемента задержки 19 тактовые импульсы, при этом к адресным входам блока 2 подключаются через коммутатор 44 каналов прямые выходы счетных триггеров 4, а к адресным входам блока 3 — инверсные выходы этих триггеров через коммутатор 45 каналов.

Таким образом на выходах элемента

РАВНОЗНАЧНОСТЬ 12, являющегося определителем свойства несамодвойственности, соединенных с прямыми выходами .обоих оперативных запоминающих блоков, в одни "и те же моменты времени оказываются значения анализируемой логической функции на противоположных на.б ор ах .

В случае, если анализируемая функция является несамодвойственной, то хотя бы на одной паре противоположных,наборов значения функции окажутся одинаковыми. При этом тактовый импульс с выхода элемента И 38, оперех<ащий моменты изменения состояний триггеров 4 на величину, определяемую элементом задержки 19, пройдет на выход элемента И 35 и установит третий триггер регистра 16 памяти в единичное состояние, фиксируемое на выходе 27 устройства.

После перебора 2п состояний на выходе и-го счетного триггера появится отрицательный перепад напряжения, из которого формирователь 7 сформирует управляющий импульс. Последний переводит RS — триггер 21 во второе (нулевое) состояние, при котором тактовые импульсы проходят на выход элемента

И 39, соединенного с элементами И 13 и 36. Кроме того, имульс с выхода формирователя 7 записывает единицу в 3 -триггер 8 и в первый разряд регистра 9 сдвига, при этом на выходе первого разряда регистра 9 сдвига появляется сигнал ф„ коммутации пер- вого счетного триггера 4,по которому указанный триггер удерживается в нулевом состоянии. Задержанные такто1170446

1О вые импульсы через первый разряд коммутатора 5 триггерных сигналов проходят в обход первого счетного триггера на счетный вход второго триггера, а

: к первому адресному входу блока 3 через коммутатор 45 каналов оказывается подключенным инверсный выход первого счетного триггера.

Укороченный таким образом на один первый разряд двоичный счетчик, образованный из счетных триггеров 4 и разрядов коммутатора 5 триггерных сигналов, продолжает считать тактовые импульсы с выхода элемента задержки 19, при этом блоки 2 и 3 поочередно подключат к первым входам элемента И 13 и элемента РАВНОЗНАЧНОСТЬ 14 значения анализируемой логической функции на всех парах склеивающйхся по первой переменной наборов.

Элемент И 13 является определителем .свойства немонотонности. Его второй вход соединен с инверсным вы- 25 ходом блока 3, поэтому в один и тот же момент времени на первых двух входах элемента И 13 оказываются значения анализируемой функции на двух склеивающихся наборах, причем зн=- З0 чение функции на большем из них оказывается проинвертированным.

Таким образом, если логическая функция является немонотонной, то хотя бы на одной паре склеивающихся наборов значение функции на меньшем из них будет больше, чем на большем, при этом на первых двух входах элемента И 13 окажется потенциал логической "1" и тактовый импульс, посту- 0 пающий на его третий вход с выхода . элемента И 39, пройдет на выход элемента И 13 и установит четвертый триггер регистра 16 памяти в единич- . ное состояние, фиксируемое «а выхо- 4> де 28 устройства.

Одновременно с определением свойства немонотонности осуществляется определение свойства нелинейности.

Определителем свойства нелинейности является элемент РАВНОЗНАННОСТЬ 14, входы которого подключены к прямым выходам блоков 2 и 3, а выход сс динен с од>-им из входов элемента И 36

Поэтому н случае, е-.ли логическая функция и линейная, то хотя бы на одной пара склеивающихся по существенной переменной набо1 ов функции принимает одш аковые значения, а тактовьп импульс, поступающий на другой вход элемента И 36 с выхода элемента И 39, пройдет на выход элемента И 36 и поступит на счетньп вход счетчика 17.

В том случае, если ни на одной паре или на всех ? -1 парах склеив вающихся по первой переменн.>й наборов функция принимает одинаковые значения, с выхода элемента И 36 на счетный вход (п-1)-разрядного двоичного счетчика 17 не поступит ни одного или поступит ровно 2" — 1 импульсов соответственно, в результате. ук»занный счетчик будет обнулен, а на входе элемента 33 ИЛИ, подключенногo своими входами к выходам всех разрядов счетчика 17, будет сформирован потенциал логического 0™. После перебора 2" — 1 состояний на выходе и-го счетного триггера 4 вторично образуется отрицательньг, перепад напряжения, который через формирователь 7 перебросит триггер первого разряда регистра 9 сдвига н нулевое состояние, обусловленное единичным состоянием D -триггера 8, а во второй разряд регистра запишется единица, обусловленная единичным сосгоанием триггсра первого разряда регистра 9 сдвига. Таким образом, с выхода второго разряда регистра 9 сдвига появляется сигнал Ф коммутации вто2 рого счетного триггера 4, которьп действует аналогично сигналу ф, т. е, 11 удерживает в нулевом cocTOHkflIH второй счетный триггер 4, сигнал на счетный вход третьего триггера 4 гоступает в обход второго триггера с выхода первого счетного триггера, и на второй адресный вход блока 3 подключается через коммутатор 45 каналов инверсньп выход второго счетного триггера 4.

Импульсы с выхода формирователя 7, пройдя элемент ИЛИ 40, не пройдут далее на выход элемента И 34 и не установят пятый триггер регистра 16 памяти в единичное состояние.

В любом другом случае, когда число пар.склеивающихся наборов, на которых функция принимает одинаковые значения, отличается от чисел О н

2 -1, на выходе элемента ИЛИ 33 будет сформирсзан потенциал логической

"1", разрешающий прохождение импуль

1170446

12 са с выхода элемента ИЛИ 40 на вход установки единицы пятого триггера регистра 16 памяти, который установится в единичное состояние,фиксируемое на выходе 29 устройства и свидетельствующее о нелинейносги анализируемой логической функции. Пройдя элемент задержки 32, имульсы с выхода элемента ИЛИ 40 произведут установку в начальное нулевое состояние счетчика 17, подготавливая его к работе по следующей переменной.

Аналогично происходит работа устройства вплоть до коммутации и го счетного триггера 4, при этом в регистре 9 сдвига через каждые 2п-1 тактов происходит сдвиг логической единицы в сторону старших разрядов и заполнение младших разрядов логическими нулями.

После того, как образованный из счетных триггеров 4 двоичный счетчик просчитает 2"-1 состояний с момента коммутации п-го триггера, на выходе (п-1) -ro счетного триггера образуется отрицательный перепад напряжения, который после формирования с помощью формирователя б импульсов проходит через подготовленный элемент

И t5 и элемент ИЛИ 40 на вход элемента И 34, а через элемент 32 задержки — на вход установки нуля счетчика 17, а также на стоп-вход генера- 5

35 тора 18 тактов и останавливает его, при этом на выходе 30 появляется импульс окончания работы устройства, сигнализируя о том, что полученные .40 значения логической сигнатуры анализируемой логической функции могут

° быть считаны из регистра 16 памяти и двоичного счетчика 48 °

Таким образом, в предложенном

45 устройстве определение ранга двоичной последовательности осуществляется в процессе ее ввода в два оперативных запоминающих блока, а определение набора свойств полноты осуществляется в процессе считывания

50 информации из этих блоков путем проверки условий полноты последовательно для определенным образом выбранных пар наборов, причем определение свойств несозранения констант. совмещено по времени с первым тактом определения свойства несамодвойственности, для распознавания которого осуществляется перебор всех пар противоположных наборов, а определение свойства немонотонности совмещено по времени с определением свойства нелинейности, для чего осуществляется перебор всех пар склеиваюи щихся наборов. Поэтому через 2 + п и-1 и 1

2 -1 = (и + 2) 2 тактов генератора 18 импульсов опредедение всех свойств полноты анализируемой логической функции будет закончено, результат определения набора свойств полноты зафиксирован в регистре 16 памяти, а ранга — в двоичном счетчике 48 и выдан сигнал окончания работы по выходу 30 устройства.

Предложенное устройство позволяет выявить в двоичных последовательнос- ч лх 100Х ошибок нечетной кратности, .а также многие ошибки четной кратности.

Если считать, что неисправности могут превратить любую двоичную последовательность в любую другую из числа всех возможных заданной длины, то достоверность распознавания двоичной последовательности с помощью данного устройства в среднем составляет величину

5 ° 2 — 1

11

Более точно достоверность распознавания оказывается разной для различных последовательностей. Так, минимальной достоверностью, близкой к величине

-+2 ь

2 - 1

>и

2 (например, константы нуля и единицы) .

Это позволяет реализовать метод терминального тестирования цифровых блоков, при котором из множества возможных контролирующих тестов выбирается тот, реакция проверяемого устройства на который обладает заданнъ 1

2П 2 обладают одновременно немонотонные, нелинейные и несамодвойственные функм ции, ранг которых равен 2 . В то же время имеются последовательности, достоверность распознавания которых близка к величине

14

1170446

13 ми логическими свойствами (логической сигнатурой). Подбирая тест по логическим сигнатурам, можно значительно повысить достоверность контроля даже без изменения длины тестовой последовательности и глубины свертки выходных реакций. Так, например, реакцию любого комбинационного устройства на тривиальный тест, состоящий из 10 всех возможных наборов длины п, можно сделать монотонной путем простой перестановки тестовых наборов, поскольку монотонные функции могут обладать любым нз возможных рангов от О !5 до 2 .

С помощью предложенного устройства можно проводить исследования влияния тех или иных неисправностей на характер выходных последовательнос- 20 тей контролируемых изделий, что необходимо для формирования адекватных реальных математических моделей неисправностей, использующихся при синтезе самих тестов. При этом ранг показывает количество единиц, а набор свойств полноты — распределение этих. единиц в двоичных последовательностях.

Преимуществом предложенного уст- 30 ройства является также то, что в логической сигнатуре многие комбинации логических свойств являются запрещенными. Например, из пяти свойств полноты возможны только 15комбинаций.з5

Можно показать также, что наборами свойств полноты Р 14 и 22 обладают те и только те булевые функции, ранг которых равен соответственно 2п и

О, а наборами свойств полноты Р 1, 3, 10, 18, 25, 29 и 31 обладают только те булевые функции, ранг которых равен 2 -1. Зто служит дополи нительным средством контроля эа работой. устройства в процессе его функционирования °

При использовании предложенного устройства для целей контроля и поиска неисправностей предполагается, что длина анализируемой двойной последовательности равна 2".. В случае, если эта длина не является степенью двойки, можно предусмотреть режим доэаполнення оперативных запоминающих блоков, например, константами нуля после каждого ввода информации в устройство, при этом очевидно, что емкость блоков должна быть рассчитана, исходя из максимальной длины анализируемой двоичной последовательности.

Для удобства работы оператора по поиску неисправностей в цифровых блоках методом анализа формируемых в них двоичных последовательностей и просмотром логических сигнатур обратным кодом от неправильных к правильным целесообразно выходы 2529 устройства подключить к блоку индикации набора .свойств полноты, а выходы 51 — к блоку индикации ранга анализируемой логической функции, при этом указанные блоки (не показаны) осуществляют преобразование двоичного кода составных частей логической сигнатуры в двоично-десятич" ный код с последующей их индикацией в виде десятичных чисел.

1170446

Составитель С.Старичкин

Редактор Х.Келемеш Техред С.йовжий Корректор О,Тигор

Заказ 4704/45 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãoðoä, ул,Проектная,4