Последовательный сумматор кодов с иррациональными основаниями

Последовательный сумматор кодов с иррациональными основаниями

Иллюстрации

Показать все

Реферат

 

ПОСЛЕДОВАТЕЛЬНЬЙ СУММАТОР КОДОВ С ИРРАЦИОНАЛЬНЫМИ ОСНОВАНИЯМИ содержащий одноразрядный сумматор, регистр, элемент задержки и блок формирования дополнительных сигналов суммы и переноса, который содержит элементы И с первого по шестой, элементы ИЛИ с первого по пятьй и элементы НЕ с первого по пятый, причем первый и второй входы одноразрядного сумматора соединены с входами соответствующих слагаемых последовательного сумматора, а третий вход подключен к выходу элемента задержки, выход первого элемента ИЛИ соединен с выходом суммы последовательного сумматора, а первый вход первого элемента ИЛИ соединен с выходом пер- . вого элемента И, выход переноса одноразрядного сумматора соединен с первыми входами второго, третьего и четвертого элементов И, выход второго элемента И соединён с первым входом второго элемента ИЛИ, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, а выход четвертого элемента И - с первым входом четвертого элемента ИЛИ, вторые входы второго и третьего элементов И соединены с вйгеодами первого и второго элементов НЕ, отличающийся тем, что, с целью расширения функциональных возможностей сумматора путем обеспечения суммирования кодов с иррационными основаниями как в минимальной, так и в неминимальной форме, последовательный сумматор дополнительно содерзкит элементы И с седьмого по семнадцатый и шестой элемент ИЛИ, выход суммы одноразрядного сумматора соединен с входом второго элемента НЕ и с первыми входами первого, пятого, шестого , седьмого, восьмого и девятого элементов И, а выход второго элемента НЕ подключен к первым входам десятого , одиннадцатого и двенадцатого и к второму входу четвертого элементов И, выход переноса .одноразрядного сумматора соединен с входом третьего элемента НЕ, с первыми входами тринадцатого , четырнадцатого и пятнедi цатого и с вторыми входами nepaoi o, пятого и седьмого элементов И, выj: 4i ход третьего элемента НЕ соединен с первыми входами шестнадцатого и семнадцатого и с вторыми входами шестого, десятого и одиннадцатого элементов И, вторые входы восьмого, девятого, тринадцатого и пятнадцатого , а также третьи входы третьего и десятого элементов И соединены с входом первого элемента НЕ, выход которого подключен к вторым входам двенадцатого и семнадцатого и к третьим входам четвертого и шестого элементов И, вторые входы четырнад

СОЮЭ СОВЕТСКИХ, СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (! 9) (11) (1)4 С 06 Р 4 r; - i Zy g p

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

111 ь.(ви1ЫА

ГОСУДАРСТВЕННЬИ КОМИТЕТ СССР

Il0 ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) .3608773/24-24 (22) 17.06.83 (46) 30.07.85. Бюл. N - 28 (72) В.А.Лужецкий, А.И.Черняк, В.В.Кондратенко и Д.А.Стахов (53) 681. 325. 5(088. 8)

i(56) Авторское свидетельство СССР

У 968807, кл. G 06 F 7/50, 198 1.

Авторское свидетельство СССР

В 696452, кл. G Об F 7/49, 1977. (54)(57) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР

КОДОВ С ИРРАЦИОНАЛЬНЫМИ ОСНОВАНИЯМИ, содержащий одноразрядный сумматор, регистр, элемент задержки и блок формирования дополнительных сигналов суммы и переноса, который содержит элементы И с первого по шестой, элементы ИЛИ с первого по пятый и элементы НЕ с первого по пятый, причем первый и второй входы одноразрядного сумматора соединены с входами соответствующих слагаемых последовательного сумматора, а третий вход подключен к выходу элемента задержки, выход первого элемента ИЛИ соединен с выходом суммы последовательного сумматора, а первый вход первого элемента ИЛИ соединен с выходом пер- . вого элемента И, выход переноса одноразрядного сумматора соединен с первыми входами второго, третьего и четвертого элементов И, выход второго элемента И соединен с первым входом второго элемента ИПИ, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, а выход четвертого элемента И вЂ” с первым входом четвертого элемента ИЛИ, вторые входы второго и третьего элементов И соединены с выходами первого и второго элементов НЕ, о т л ич а ю шийся тем, что, с целью расширения функциональных возможностей сумматора путем обеспечения суммирования кодов с иррационными осно" ваниями как в минимальной, так и в неминимальной форме, последовательный сумматор дополнительно содержит элементы И с седьмого по семнадцатый и шестой элемент ИЛИ, выход суммы одноразрядного сумматора соединен с входом второго элемента НЕ и с первыми входами первого, пятого, шестого, седьмого, восьмого и девятого элементов И, а выход второго элемента НЕ подключен к первым входам деР \ сятого, одиннадцатого и двенадцатого и к второму входу четвертого элементов И, выход переноса .одноразрядного сумматора соединен с входом третьего элемента НЕ, с первыми входами тринадцатого, четырнадцатого и пятнад,цатого и с вторыми входами первоаа, пятого и седьмого элементов И, вы1 ход третьего элемента НЕ соединен с первыми входами шестнадцатого и семнадцатого и с вторыми входами шестого, десятого и одиннадцатого элементов И, вторые входы восьмого, девятого, тринадцатого и пятнадцато- >в го, а также третьи входы третьего и десятого элементов И соединены с входом первого элемента НЕ, выход которого подключен к вторым входам двечадцатого и семнадцатого и к третьим входам четвертого и шестого элементов И, вторые входы четырнад-.

11 цатого и шестнадцатого элементов И соединены с входом четвертого элемента НЕ, выход которого подключен к четвертому входу четвертого элемента И, третьи входы первого, девятого, одиннадцатого, двенадцатого, пятнадцатого и семнадцатого элементов И соединены с входом пятого элемента НЕ, выход которого подключен к третьим входам седьмого, восьмого и тринадцатого элементов И„ второй и третий входы первого элемента ИЛИ соединены с выходами соответственно девятого и пятнадцатого элементов И, вторые входы второго, третьего и четвертого элементов ИЛИ соединены соответственно с выходами пятого, шестого и десятого элементов И, входы пятого элемента ИЛИ соединены соответственно с выходами седьмого, 70449 восьмого, тринадцатого и шестнадца того элементов И, а входы шестого элемента ИЛИ вЂ” соответственно с выходами одиннадцатого, двенадцатого, четырнадцатого и семнадцатого элементов И, выходы элементов ИЛИ с второго по шестой подключены к входам разрядов регистра с первого по пятый, выходы разрядов регистра с первого по пятый подключены соответственно к входу элемента задержки, к входу первого элемента НЕ, входу четвертого элемента НЕ, входу пятого элемента НЕ и к четвертому входу первого элемента ИЛИ, вход сброса и тактовый вход регистра соединены соответственно с вхо— дом начальной установки и с тактовым входом последовательного сумматора.

Из обретение относится к вычислительной технике и может быть использовано в специализированных вычислительных устройствах.

Целью изобретения является расши-,,рение функциональных возможностей . сумматора путем обеспечения суммирования кодов с иррациональными основаниями как в минимальной, так и в неминимальной форме. 10

На фиг. 1 представлена структурная схема последовательного сумматора кодов с иррациональными основаниями; на фиг. 2 — функциональная схема блока формирования дополнительных сигналов суммы и переноса.

Последовательный сумматор содержит вход 1 начальной установки, тактовый вход 2, входы 3 и 4 слагаемых, opíoðàçðÿäíûé сумматор 5, элемент задержки 6, блок 7 формирования дополнительных сигналов суммы и переноса и регистр 8. Сумматор 5 имеет выходы 9 и 10 суммы и переноса, блок 7 — входы 11 — 16. Регистр 8

25 имеет выходы 17 — 21, блок 7 — выходы 22 — 26, регистр 8 — входы 27 — 31.

Выходом суммы является выход 32 блока 7. Блок 7 содержит элементы НЕ 3337 элемент И 38 — 54 и элеменЭ

30 ты ИЛИ 55 — 60.

В системе счисления с иррациональными основаниями как в избыточной любое число, кроме нуля, может быть представлено несколькими формами кодов. Среди них выделяют минимальную форму, которая характеризуется отсутствием двух рядом стоящих единиц и .является единственной для каждого числа. В данном сумматоре слагаемые могут быть представлены произвольной формой кодов с иррациональными основаниями, что и определяет положительный эффект.

Устройство работает следующим образом.

При поступлении единичного сигнала на вход 1 устройства, регистр 8 устанавливается в нулевое состояние.

На выходе элемента задержки 6 — нулевой сигнал. Поступление слагаемых на одноразрядный сумматор 5 начинается со старших разрядов. При поступлении сигналов на входы 3 и 4 слагаемых происходит их сложение на одноразрядном сумматоре 5. Сигналы суммы и переноса с выходов 9 и 10 одноразрядного сумматора 5 поступают на входы 11 и 12 блока 7 формирования дополнительных сигналов, на входы 1316 которого поступают сигналы с выз 1170 ходов 18-21 регистра 8. Блок 7 формирования дополнительных сигналов в зависимости от кода на входах 11

16 формирует код на выходах 22 — 26 и 32.

° 5

Сигнал выхода 32 блока 7 формирования дополнительных сигналов является сигналом суммы. Код с выходов 22

26 блока 7 формирования дополнительных сигналов поступает на входы 27- 1О

31 регистра 8. При поступлении единичного сигнала на тактирующий вход регистра 8 происходит запись кода в регистр. Сигнал с выхода 17 регистра 8 поступает на вход элемента 6 задержки, а код с выходов 18-21 регистра 8 поступает на входы 13-16 блока 7 формирования дополнительных сигналов и т.д.

Таким образом, в каждом такте происходит сложение сигналов слагаемых с одним из дополнительных сигналов, задержанным на два такта.

Сигналы промежуточной суммы и переноса совместно с дополнительными сигналами формируют сигналы результата и дополнительные сигналы для следующего такта.

Рассмотрим более подробно процесс сложения. Пусть, например, необходи- З0 мо сложить коды х=1101101011100 и у=1011101001100.

Единичный сигнал подается на вход 1 регистра 8. Регистр 8 находится в состоянии 00000 и элемент 6 задержки — в нулевом состоянии. На

35 первый вход одноразрядного сумматора 5 поступает сигнал "0" с элемента 6 задержки, на входы 3 и 4 одноразрядного сумматора 5 поступают

40 единичные сигналы. На выходах 9 и 10 одноразрядного сумматора 5 формирует" ся значение суммы и переноса, соответственно равные "0" и " 1", которые поступают на входы 11 и 12 блока 7 формирования дополнительных сигналов.

Код 0000 с выходов 18-21 регистра 8 .поступает на входы 13-16 блока 7 формирования дополнительных сигналов.

На выходах 22- 26 и 32 блока 7 форми449 4 рования дополнительных сигналов устанавливается код 101000 в соответствии с табл . 1. Код с выходов 22—

26 блока 7 формирования дополнитель" ных сигналов поступает на входы 27—

31 регистра 8. Нулевой сигнал с выхода 32 блока 7 формирования дополнительных сигналов является сигналом суммы. При поступлении единичного сигнала на вход 2 регистра 7 он устанавливается в состояние 10100.

Дальнейшая работа, устройства может быть представлена с помощью табл. 1.

Из табл. 1 следует, что результат на выходе сумматора получается с постоянной задержкой на четыре такта сложения.

В данном устройстве при сложении чисел, представленных кодами в неминимальной форме, необходимо учитывать распространение переноса через четыре разряда s сторону старших разрядов. Приведенный ниже пример иллюстрирует невозможность сложения при учете распространения сигнала через меньшее количество разрядов. Пусть необходимо сложить число 306 само с собой. Пусть далее это число в первом коде Фибоначчи будет представлено кодом 01100110111100

Процесс сложения, начиная со старших разрядов, иллюстрируется табл. 2.

Здесь в каждом такте производится сложение разрядов числа с номерами, соответствующими увеличенному на два номера такта. Стрелками показано распространение переноса при формировании результата.

При сложении чисел, представленных в минимальной форме, распространение сигнала переноса в сторону старших разрядов возможно только на один разряд, что позволяет складывать их на данном устройстве.

Конкретно блок 7 может быть построен на базе постоянного запоминающего устройства (ПЗУ).

Табл. 3 содержит информацию для программирования ПЗУ и описывает работу блока 7.

1170449

Таблица

Выходы регистра 8

СлагаеВыходы однораз рядного сумматора 5

Элемент

17

18

19 задерж ки 6

23 24 25 26

22 ер- Вто ое рое

Результат

О 1 1 О 1 О О О О О 1 О 1 О О

1 О 1 0 О О 1 О О

0 1 О 1 0

1 О 1 О 1 О 1 О: 1 О О 1 О О 1

1 О 1 О 1 О О О О 1 О 1 О

О 1

О 1 О 1 О О 1 О О О

О 1 1 О 1

О О О О О

О 1 1. 0

О 1 О 0 О О О 1 О О

1 О .О 0 1

О О О О О

О 0 1 О О

О О О О О 1 О О О 1

1 . 1 О О 1

О О О О О 1 0 1 О О

1 О 1 О О 1 О О О 1

1 О О О 1 1 О О 1 О

1 О О 1 О 0 1 О О 1

О 1 О 0 1 О О О 1 О

О О О О О О О О 1

О О О О 1. О О 0 О О

О О О 0 О О О О О О

О О О О О О О О О О

О 1 О 1

1 1 1 1 1

1 0 О 1 О

1 О О 1 О

О О О О 0

О О О О О

О О О О О

О О О О О

Выходы блока 7 Аориирования дополнительных сигналов

1170449 .

,Таблица2

Вес разряда

377 233 144 89 55 34 2 13 8 5 3 2 1 1

Номер разряда

Номер такта

1 2. 3 4 5 6 7 8 . 9 !О 11 12 13 14

Код иервого слагаемого

0 О 1 1 0 1 1 О 1 1 1 1 О О

Ко то ого сла ае о о о i о (> о о

0 1 0

1 0 0 О

1 О 0 0 1

1 0 1 0 О. 0

1 О 1 О О 1 О

О 0 О 1 0

1 О 1 0 1 О О 1 О

1 0 1 0 1 0 1 0 О О

1 О 1 0 1 0 1 О T О 0

1 0 0 1 0 1 1 0 0 О 0

1О

1 О 1 О 0 1 0 О 0 0 1

1 О 1 0 1 О t 1 0 О 0 0 1 1

Таблица3 (J1 1 I t! I

1 12 13 14 15 !6 22 23 24 25 26 32

0 O 0 0 0 O 0

0 О 0 0 0 0 0 О 0 0 1

0 0 0 О 1 0 0 0 0 0 9

0 0 О 1 0 0 0 0 0 1 0 0

1!70449

Выходы

25 26

Входы

1! !2 (зг

16 22

23 24

1 О

0 0

О О

О 1

0 0

О О

О 1

0 1

0 1

О 1

О 0

0 О

О О

0 О

0 1

1 О

О 0

1 0

0 О

0 1

0 1

О 1

О 1

О О

0 1

О 1 0 1

О 1

1 1

О 1

О 1

О 0

О О

О 1

О 1

0 0 1 0

О О.0

1 О

0 1

О 1

О 1

1 О

1 0

1 0

1 О

1 О

0 О

0 О

О 0

О 1

1 0

1 О

1 О

1 0

1 О

1 О

1 О

1 О

1 0 1 0

О О

О О

О О

0 1

О О

О 0

0 1

1 0

1 1 ! 1

1 О О О

1 0 0 1

1 О 1 0

13 14 !5

О 1 0

1 0 0

1 О О

1 О . 1

0 0 0

О О 0

О 0 1

0 1 О

0 1 О

1 О О

1 0 1

О О О

0 О 0

О О 1

О 1 О

О 1 0

О 1 О

1 О 0

1 1 О

1 0

0 О

О О

1 О

0 О

О О

1 0

0 0

1 0

О О

О 1

1 1

О 1

О 1

1 1

О О

0 О

О О

О О ! О

1 0

0 0

О 0

О 1

ПРодолжение табл.3

1 . О 1

1 О

1 0

1 0

1 О

О О

1 О

1 0

0 0

0 1

О 1

О 1

0 1

О 0

I I 70449

1170449

Составитель А. Степанов

Редактор И.Келемеш Техред А.Бабинец Корректор Л.Бескид

Заказ 4705/46 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиал ППП "Патент", r.ужгород, ул.Проектная, 4