Логический анализатор

Логический анализатор

Иллюстрации

Показать все

Реферат

 

ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий счетчик, блок усилителей, первый и второй блоки памяти, блок управления, причем информационный вход счетчика является входом .анализируемых сигналов анализатора,вход разрешения записи счетчика соединен с одноименным выходом блока усилителей , счетньй вход счетчика соединен с тактовым выходом блока управления , а выход счетчика - с адресными входами первого и второго блоков памяти, информационные входы которых и вход задания состояния блока управления соединены с первым информационным выходом блока усилителей, выходы управления режимами работы этого блока соединены с одно 1менными входами блока управления, вход разрешения приема информации блока усилителей соединен с одноименным выходом блока управления, группа входов режимов работы, первый информационный вход и второй информационный выход блока усилителей являются соответственно информационными входами и выходом анализатора, отличающийся тем, что, с целью расширения области применения путем обеспечения возможности обнаружения заданной последовательности кодов из входного потока, в него введены третий и четвертый блоки памяти , регистр адреса, первый, второй и .третий блоки ключей, коммутатор, первьй, второй и третий блоки памяти последовательностей, первый и второй блоки памяти обратной связи, первьм, второй, третий и четвертый i блоки элементов повторителей, причем адресные входы третьего и четверто (Л го блоков памяти соединены с выходами счетчика, входы данных третьего и четвертого блоков памяти соединены с первым информационньм выходом блока усилителей, вход записи первого, ; второго, третьего и четвертого блоков памяти связаны с первым выходом ,строба записи в память блока управления , выходы первого, второго, третьего и четвертого блоков памяти соединены с входами соответствующих ел блоков элементов повторителей и с первым, вторым, третьим к четвертым 00 информационными входами коммутатора, управляющий вход которого соединен с выходом разрешения передачи блока управления, а выход коммутатора соединен с вторым информационнымвходом блока усилителей, выход строба записи адреса блока управления соединен с тактовым входом регистра адреса , а выход этого регистра - с адрес ными входами первого, второго и третьего блоков памяти последова

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК (19) (11) (51)4 С 06 F 11/00

®CFCQKnm @

6АТЕгг техннческфф 1

% В,.КфЩЩ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ И

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3613490/24-24 (22) 01.07.83 (46) 30.07.85. Бюл. Ф 28 (72) А.Н. Бучнев, H.Ï. Васильев, В.P. Горовой, Е.И. Карпунин, Ю.П. Крылатых и A.Н. Матазов (53) 681.3(088.8) (56) 1. Патент СИА Ф 3976864, кл. 502.326, 1977.

2. National Computer Conference, 1979. The BVS Link — Amicroprogrammed development tool for the Сг108/SOS

processes system AVNER BEN-D0R PAVS

BAKER, J0N SELDEN. (54) (57) ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий счетчик, блок усилителей, первый и второй блоки памяти, блок управления, причем информационный вход счетчика является входом .анализируемых сигналов анализатора, вход разрешения записи счетчика соединен с одноименным выходом блока усилителей, счетный вход счетчика соединен с тактовым выходом блока управления, а выход счетчика — с адресными входами первого и второго блоков памяти, информационные входы которых и вход задания состояния блока управления соединены с первым информационным выходом блока усилителей, выходы управления режимами работы этого блока соединены с одноггменными входами блока управления, вход разрешения приема информации блока усилителей соединен с одноименным выходом блока управления, группа входов режимов работы, первый информационный вход и второй информационный выход блока усилителей являются соответственно информационными входами и выходом анализатора, о т л ич а ю шийся тем, что, с целью расширения области применения путем обеспечения возможности обнаружения заданной последовательности кодов из входного потока, в него введены третий и четвертый блоки памяти, регистр адреса, первый, второй и третий блоки ключей, коммутатор, первый, второй и третий блоки памяти последовательностей, первый и второй блоки памяти обратной связи, первый, второй, третий и четвертый блоки элементов повторителей, причем адресные входы третьего и четвертого блоков памяти соединены с выходами счетчика, входы данных третьего и четвертого блоков памяти соединены с первым информационным выходом блока усилителей, вход записи первого,; второго, третьего и четвертого блоков памяти связаны с первым выходом . ,строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков памяти соединены с входами соответствующих блоков элементов повторителей и с первым, вторым, третьим и четвертым информационными входами коммутатора, управляющий вход которого соединен с выходом разрешения передачи блока управления, а выход коммутатора соединен с вторым информационным входом блока усилителей, выход строба записи адреса блока управления соединен с тактовым входом регистра адреса, а выход этого регистра — с адрес ными входами первого, второго и третьего блоков памяти последова137 тельностей, первого и второго блоков памяти обратной связи, пятым информационным входом коммутатора, шестой информационный вход последнего соединен с выходом первого блока ключей, который является выходом контрольных сигналов второго уровня анализатора, . входы первого блока ключей соединены с выходами первого, второго и третьего блоков памяти последовательностей, входы включения первого, второго и третьего блоков ключей соединены с одноименным выходом блока управления, информационные входы блоков памяти последовательностей и памяти обратной связи и второго блока ключей соединены с информационным выходом блока усилителей, входы записи всех блоков памяти последовательностей и блоков обратной связи соединены с выходом второго строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков элементсв повторителей, первый, второй, третий и четвертый выходы второго блока ключей объединены поразрядно между собой и соединены с соответствующими разрядами информационных входов регистра адреса и третьего блока ключей, выходы которого являются выходами контрольных сигналов пер" вого уровня анализатора, выходы первого и второго блоков памяти обратной связи соединены поразрядно соответственно с пятым и шестым выходами второго блока ключей и соединены с пятым и шестым разрядами информационного входа регистра адреса, причем блок управления содержит мультивибратор, первый, второй, третий, чет.вертый и пятый элементы ИЛИ-НЕ, триггер, блок постоянной памяти, регистр, дешифратор, первый, второй, третий и четвертый элементы НЕ, с первого по пятый элементы И с первого по четвертый элементы задержки, первый и второй элементы И-НЕ, первый и второй формирователи одиночных им" пульсов, причем вход запуска мультивибратора, первый вход первого элемента И-НЕ и вход первого элемента

НЕ являются входом режима работы группы входов управления режимами работы блока управления, первые входы первого и второго элементов ИЛИ-НЕ, установочный вход триггера, соединенный с входом регистра, первый адресный вход блока постоянной памяти

0458 соединены соответственно с входами режимов чтения, записи, обмена и блокировки группы входов управления режимами работы блока управления, выход мультивибратора соединен с первыми входами первого и второго элементов И, второго элемента И-НЕ и вторым входом первого элемента И-НЕ, выход которого соединен с первым входом третьего элемента И, а второй вход этого элемента — с выходом второго формирователя одиночных импульсов, выход третьего элемента И является выходом строба записи в счетчик блока управления, выход первого элемента ИЛИ-НЕ соединен с входом второго элемента НЕ, первыми входами третьего элемента ИЛИ-НЕ, четвертого и пятого элементов И, выход второго элемента ИЛИ-НЕ соединен с вторым входом третьего элемента ИЛИ-НЕ, выход последнего связан с входом третьего элемента НЕ, выход которого и выход третьего элемента ИЛИ-HE являются выходом разрешения приема информации блока управления, выход триггера соединен с вторыми входами первого и второго элементов ИЛИ-НЕ и первым входом дешифратора, второй вход которого соединен С выходом первого элемента НЕ, вторым входом пятого элемента И и является выходом разрешения включения ключей блока управления, выход второго элемента

НЕ соединен с третьим входом дешифратора, первыми входами четвертого и пятого элементов ИЛИ-НЕ, соединенный вторыми входами с первым и вто" рым выходами дешифратора соответственно, третий выход дешифратора связан с входами четвертого элемента НЕ и первого элемента задержки, выходы которых соединены с вторыми входами четвертого и пятого элементов И соответственно, выходы четвертого и первого элементов И являются выходами первого строба записи в память, четвертый выход дешифратор соединен с входом второго элемента задержки, связанного выходом с вторым входом второго элемента И, выход которого и выход пятого элемента

И являются выходом второго строба записи в память блока управления, выход четвертого элемента ИЛИ-НЕ соединен с входом первого формирователя, выход которого соединен с вторым входом второго элемента И-НЕ, выход последнего связан с входом третьего элемента задержки, выходом соединенного с входом четвертого элемента задержки, выход которого и выход третьего элемента задержки являются выходом строба записи в регистр адреса блока управления, вход задания состояния блока управления соединен с вторым адресным входом

170458 блока постоянной памяти и информацйоНным входом регистра состояння, тактовый вход которого соединен с первым выходом блока постоянной памяти, второй выход этого блока связан с сбросовым входом триггера, выход регистра состояния соединенс четвертымвходом дешифратора иявляется выходомуправления коммутатором блока управления .

Изобретение относится к вычислительной технике, а именно к устройствам контроля и диагностики ЭВМ.

Целью изобретения является расширение области применения путем обеспечения возможности обнаружения заданной последовательности кодов из входного потока.

На фиг. 1 представлена блок-схема устройства логического анализатора; на фиг.2 — функциональная схема блока управлЕния логического анализатора.

Логический анализатор содержит счетчик 1, блок 2 усилителей, блок 3 управления, четыре блока 4 — 7 памяти, два блока 8 и 9 памяти обратной связи, три блока 10, 11 и 12 памяти последовательностей, три блока 13, 14 и 15 ключей, регистр 16 адреса, коммутатор 17, четыре блока 18 — 2 1 элементов повторителей.

Блок 3 управления содержит дешифратор 22, регистр 23, блок 24 постоянной памяти, триггер 25, элементы

ИЛИ-НЕ 26 и 27, элемент 28, элементы

ИЛИ-НЕ 29, 30 и 31, элементы И-НЕ 32 и 33, элементы И 34 — 38, элементы

39 — 42 задержки, мультивибратор 43, формирователи 44 и 45 одиночных импульсов, элементы HE 46, 47 и 48.

Одна из реализаций формирователя импульсов и элементов задержки дана ниже.

Формирователи 44 и 45 импульсов в блоке 3 управления представляют собой последовательно соединенные дифференциальную цепочку и инвертор как пороговый элемент; элементы 39—

42 задержки представляют собой последовательно соединенные элементы НЕ, интегрирующую цепочку и еще один элемент НЕ.

Блоки 4 — 12 представляют собой любые статические оперативные запоминающие устройства с произвольной выборкой при их обычном включении.

Коммутатор 17 реализован по схеме

"Один из N" ("М" — число информацион ных входов). !

l0 Блоки ключей представляют собой любые ключевые схемы на несколько разрядов. В данном устройстве это схе" мы 2И-НЕ с открытым коллектором, которые объединяются первыми входами и

15 служат в качестве строба разрешения.

На вторые входы схем 2И-НЕ заведены информационные сигналы.

Счетчик представляет собой двоичный счетчик, работающий в зависимос20 ти от управляющих сигналов в режиме счета и в режиме параллельной записи.

Блок усилителей представляет собой логические схемы (в .частности это

2И-НЕ), позволяющие нагружать их нед5 сколькими входами.

Устройство работает следующим об. разом.

В режиме подготовки устройства. к работе счетчик 1 работает в счетном

З0 режиме под действием управляющих сигналов, один из которых, тактирующий сигнал, поступает из блока 3 управления, другой — с пульта переключателей, который подключается к входам выходам блока 2 усилителей, задает в каком режиме работать счетчику 1 (в режиме счет или в режиме параллельной записи).

Под действием управляющих сигна40 лов счетчик 1 устанавливает. значение

1170458 текущего адреса ячейки блоков 4 — 7 памяти поступающего на третью группу входов этих блоков. Контрольная информация, которую необходимо записать, поступает на первые входы бло- 5 ков 4 - 7 памяти из блока усилителей; под действием сигналов управления, поступающих из блока 3 управления, в ячейках блоков 4 — 7 памяти записывается информация, причем ячейка блока памяти, где записана логическая "1", соответствует входному набору, отслеживающему информацию, поступающую на третьи адресные входы блоков 4 — 7 памяти через 15 счетчик 1 в режиме . ормирования конт- рольных кодов. Той ячейке, где записан предварительно логический "0", соответствует входной адресный набор блоков 4 — 7 памяти, который будет 20 агнорироваться, т.е. соответствует отсутствию совпадения. Так как каждый из блоков 4 — 7 блоков памяти представляет собой оперативное запоминающее устройство (ОЗУ) с произвольной выборкой, имеющее определенную информационную емкость, опреде-. ляемую числом адресных входов, то для отслеживания требуемых условий совпадения требуется, чтобы число З0 адресных входов блоков памяти равнялось числу каналов в проверяемом объекте.

На выходах блоков 18 — 21 элемен- З5 тов повторителей будет значение, соответствующее требуемому коду магистрали и коду в контрольных точках объекта диагностирования.

Пусть требуется сравнить битовое 40 слово с другим, поступающим через первый вход устройства на регистрсчетчик 1 (ожидаемый кодовый набор с заранее запрограммированным). Имеется

ОЗУ с произвольной выборкой 4, 1 К 15 слов х 1 бит. Так как можно записать данные из блока усилителей в любую ячейку (битный адрес), то нужный процесс сравнения можно подготовить и выполнить с помощью таких ОЗУ 4. 50

Запишем логическую "1" в -е слово, причем адрес k будет равен битовой комбинации, которую предстоит сравнить с заранее заданной.speck -ro слова равен ожидаемому кодовому набо-55 ру "g" битового слова. Запишем логический "О" во все другие ячейки

ОЗУ 4.

Теперь ОЗУ 4 готово сравнить любые действительные данные, поступающие из счетчика 1 от объекта диагностирования, причем кодовое слово этих данных соединяется с третьим адресным входом ОЗУ 4, которое под действием управляющих сигналов, поступающих с первого выхода блока 3 управления, формирует контрольный сигнал первого уровня, который с выхода блока 18 элементов повторителей поступает на второй выход устройства через первый ключ 14 и на первую группу входов регистра 16 адреса. Блоки

5, 6 и 7 работают аналогично блоку 4 памяти и формируют три контрольных сигнала первого уровня. Контрольные сигналы первого уровня отражают следующие функции работы устройства: сравнение с заданным кодом, несравнение с заданным кодом, больше значения заданного кода, меньше значения заданного кода, маскирование значений, поступающих с объекта диагностирования кодов. Зти контрольные сигналы первого уровня поступают на первую группу входов регистра 16 адреса, на вторую группу входов которого поступают два сигнала обратной связи с блоков 8 и 9 памяти обратной связи. В режиме формирования контрольных кодов под действием сигналов управления, поступающих из блока З,управления на первый вход регистра 16 адреса, происходит их запоминание в этом регистре, с выхода которого информация поступает на третьи адресные входы блоков 10, 11 и 12 памяти последовательностей и блоков 8 и 9 памяти обратной связи, образуя адрес текущей ячейки блоков памяти 8 — 12.

С выходов блоков 10-12 памяти формирования последовательностей сигналы, если они предварительно записаны в данных ячейках, поступают на входы третьего блока 15 ключей и под дей1ствием управляющего сигнала с блока

3 управления выдаются на второй выход устройства как контрольные сигналы второго уровня.

Начальная установка регистра 16 адреса осуществляется с помощью первого блока 13 ключей, управляемых сигналом, поступающим на второй вход из блока 3 управления. После предварительной установки ключи 13 отключаются и их выходы оказываются разорванными с входами регистра 16

1170458 адреса. Память формирования контроль" ных сигналов второго уровня блоков

10 — 12 и память обратной связи блоков 8 и 9 .предварительно прописывают- 5 ся значениями требуемых сигналов; информация поступает с блока 2 усилителей на первые входы этих блоков, адрес устанавливается из блока 2 усилителей через блок ключей, которые в режиме предварительной установки замкнуты; на выходе регистра 16 адреса и под действием. управляющих сигналов, поступающих с. пятого выхода блока 3 управления, осуществляется запись этой информации. Коммутатор 17, под действием управляющих сигналов из блока 3 управления, поступающих на его второй вход, осуществляет мультиплексирование одного из шести направлений информации в блок усилителей для осуществления операции чтения регистра 16 адреса, блоков памяти последовательностей и памяти обратной связи.

Под действием глубокой обратной связи память формирования последовательностей блоков 10, 11 и 12 реализует всевозможные функции с длиной последовательности, равной четырем,и числом функций, равном 64.

Всего же предполагаемое устройство (с учетом реализации функций на первом уровне) может задавать не менее

2 всевозможных условий формирования 35 ! б контрольных сигналов.

Блок управления (фиг.2) работает следующим образом.

Информация (например от .ЭВМ НЦ

80-01Д) поступает через блок 2 уси- 40 лителей на первый вход блока 3 управления, а затем †. на информационные входы постоянного запоминающего устройства (ПЗУ) 24 и регистра 23 состояния. 45

На второй вход блока 3 управления через блок 2 усилителей поступают управляющие сигналы режима работы (РР), сигнал — признак обмена информацией (OSN) ñèãíàëû информации цик- 50 ла записи или чтения (ДЗП), (ДЧТ) и сигнал блокировки работы постоянного запоминающего. устройства (последний может отсутствовать) (БЛ).

Блок управления работает в двух ос- 55 новных режимах, определяемых значе,нием сигнала PP. Если этот сигнал ! соответствует. логическому "О", то блок 3 управления работает в режиме чтения/запись, что соответствует начальной установке устройства, при этом во внутренние регистры я память устройства .зашивка осуществляется следующим образом.

На первом и-втором выходе ПЗУ 24 при снятии сигнала БЛ появляется информация, соответствующая адресу, который поступает.иэ блока усилителей на его первый информационный вход.

ПЗУ запрограммировано так, что при обращениях по одному адресу на обоих выходах будет сигнал логической "1", при обращении по второму адресу уровень логической "1" будет только на втором выходе, при обращении по любому другому адресу на выходах ПЗУ сигнал логической " 1" будет отсутствовать. Такая зашивка позволяет обращаться к внутренним регистрам и памяти через два адреса. Дешифратор

22 вырабатывает стробы записи, которые поступают на счетчик 1, элемент

ИЛИ-НЕ 30 и формирователь 45, на регистр 16 адреса через элемент

ИЛИ-НЕ 29, формирователь 44, элемент

И-HE 32, элемент 39 задержки, на блоки памяти -4 - 7 через элемент 41 задержки и элемент И 37, через элемент НЕ 48 и элемент И 34, на блоки

8-12 памяти последовательностей и памяти обратной связи через элемент, 42 задержки, элемент И 38, через элемент И 35. С элемента НЕ 47 сигналы управления поступают на блок 2 усилителей.

Сигналы с первого выхода регистра

23 состояния поступают на второй управляющий вход мультиплексора 17, а с выхода элемента И 46 сигнал по" дается на второй вход блока 13 ключей, на первые входы блоков 14 и 15 ключей. При наличии на линии сигнала

РР, соответствующего логической "1", блок 3 управления переходит в режим формирования контрольных сигналов (одновременно блокируется обмен с внешним устройством для начальной . установки), включает в работу-ждущий мультивибратор 43, который формирует стробы записи в регистр 16 адреса через элемент И-НЕ 32 и элементы

39 и 40 задержки, стробы чтения из памяти последовательностей и памяти обратной связи через элемент И 38 и строб чтения блоков, 4 — 7 памяти чеЮиг 1

; x46, б,1 к1

j x8,У,1б.

1f f2 к2 к U,Vi,ff кll

4Ье.е

Составитель С. Стремин

Редактор М. Келемеш Техред 0 ° Ващишина Корректор E. Синицкая

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4705/46

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

7 11 реэ элемент И 37. Управляющий сигнал. с выхода элемента И 46 открывает ключи 14, 15 и закрывает ключ 13.

Сигнал с выхода элемента 43 через элемент И-НЕ 33 поступает на элемент

И 36, с выхода которой сигнал с.частотой, выработанной ждущим мультивибратором, поступает на тактирующий вход счетчика 1, который работает в

70458 8 этом случае в режиме параллельной записи. Элементы И 34 и 35 поддерживают сигнал высокого уровня на выходах, с которых они поступают на управляющие входы блоков 4 - 7 памяти и блоков 8 — 12 памяти последовательностей и памяти обратной связи, что соответствует режиму чтения этих блоков.