Устройство для ассоциативного сжатия информации

Устройство для ассоциативного сжатия информации

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ АССОЦИАТИВНОГО СЖАТИЯ ИНФОРМАЦИИ, содержащее на передающей стороне в каждом канале обработки последовательно соединенные nepBt умножитель и сумматор и второй умножитель, блок буферной памяти, выходы которого соединены с первыми входами первых и вторых умножителей соответствуннцих каналов обработки, выходы вторых умножителей каналов обработки соединены с соответствующими входами сумматора, выход которого соединен с первым входом вычитателя , второй вход которого соединен с вторьлуш входами первых умножителей каналов .обработки, выход которого соединен с входами нормализатора и квадратурного сумматора, . выход квадратурного сумматора соединен с входом порогового элемента, первый выход которого соединен с первым управлянщим входом блока ключей , второй выход соединен с управляющими входами первого и второго ключей и с вторым управляющим входом блока ключей, информационные входаг которого соединены с вторыми входами вторых соответствуюпщхумножителей каналов обработки, выходы блока ключей и первого ключа соединены с соот% ветствующими входами кодера, вькод которого подключен к каналу связи, выход нормализатора соединен с информационными входами первого и второго ключей, выход второго ключа соединен с входом блока буферной памяти, а на приемной стороне содержащее последовательно соединенные формирователь импульсов, ключ и блок буферной памяти , выходы которого соединены через умножители с соответствующими первыми входами сумматора, выход которого является выходом устройства и соединен с первым входом формирователя импульсов , декодер, первый выход которого соединен с вторьми входами (Л Формирователя импульсов, ключа и сумматора , второй выход декодера соединен с входом регистра памяти, выходы . которого соединены с вторыми входами соответствующих умножителей, отличающееся тем, что, с целью повышения точности и информативности устройства, в него введены на передающей стороне блок оперативной памяти, второй вычитатель, второй квадратурньй сумматор, третий и четвертый ключи, второй npporoBbrii элемент, элемент задержки, инвертор, формирователь кода и в каждом канале обработки - пороговый .элемент - выход которого соединен с вторым входом второго умножителя, вход соединен с выходом сумматора, первый вход второго вычитателя и вход элемента задержки объединены и являются входом устройства, выход второго вычитателя через последовательно соединенные второй квадратурный сумматор и второй пороговый элемент соединен с входами управления третьего и четвертого ключей и входом.

СОЮЗ СОВЕТСКИХ

IN

РЕСПУБЛИК (19) (! )) (юц4 С 08 С 19/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к двто скомм свидетельству (21) 3700983/24-24 (22) 14.02.84 (46) 30.07.85. Бюл. №- 28 (72) В.Г,Абрамов, А.Ф.Зарицкий и В.Г.Бартенев (53) 621.398(088.8) (56) Авторское свидетельство СССР № 324638, кл. С 06 J 1/02, 1971.

Авторское свидетельство СССР № 1120390, кл. С 08 С 19/28, 1983. (54)(57) УСТРОЙСТВО ДЛЯ АССОЦИАТИВНОГО СЖАТИЯ ИНФОРИАЦИИ, содержащее на передающей стороне в каждом канале обработки последовательно соединенные первый умножитель и сумматор и второй умножитель, блок буферной памяти, выходы которого соединены с первыми входами первых и вторых умножителей соответствующих каналов обработки, выходы вторых умножителей каналов обработки соединены с соответствующими входами сумматора, выход которого соединен с первым входом вычи« тателя, второй вход которого соединен с вторыми входами первых умноI жителей каналов .обработки, выход которого соединен с входами нормализатора и квадратурного сумматора, выход квадратурного сумматора соединен с входом порогового элемента, первый выход которого соединен с первым управляющим входом блока ключей, второй выход соединен с управляющими входами первого и второго ключей и с вторым управляющим входом блока ключей, информационные входы которого соединены с вторыми входами вторых соответствующих- умножителей каналов обработки, выходы блока ключей и первого ключа соединены с соот ветствующими входами кодера, выход которого подключен к каналу связи, выход нормализатора соединен с информационными входами первого и второго ключей, выход второго ключа соединен с входом блока буферной памяти, а на приемной стороне содержащее последовательно соединенные формирователь импульсов, ключ и блок буферной памяти, выходы которого соединены через умножители с соответствующими первыми входами сумматора, выход которого является выходом устройства и соединен с первым входом формирователя импульсов, декодер, первый выход которого соединен с вторыми входами формирователя импульсов, ключа и сумматора, второй выход декодера соединен с входом регистра памяти, выходы которого соединены с вторыми входами соответствующих умножителей, о т л ич а ю щ е е с я тем, что, с целью повышения точности и информативности устройства, в него введены на передающей стороне блок оперативной памяти, второй вычитатель, второй квадратурный сумматор, третий и четвертый ключи, второй пороговый элемент, элемент задержки, инвертор, формирователь кода и в каждом канале обработки — пороговый элемент. — выход которого соединен с вторым входом второго умножителя,. вход соединен с выходом сумматора, первый вход второго вычи.тателя и вход элемента задержки объе-. динены и являются входом устройства, выход второго вычитателя через последовательно соединенные второй квадратурный сумматор и второй пороговый элемент соединен с входами управления третьего и четвертого ключей и входом

1170482

30 инвертора, выход которого через формирователь кода подключен к каналу связи, выход элемента задержки соединен с информационными входами третьего и четвертого ключей, выход четвертого ключа через блок оперативной памяти соединен с вторым входом второго вычитатеющ, выход третьего ключа соединен с вторым входом первого вычитателя, на приемной стороне, введены дешифратор, блок оперативной памяти, второй, третий и четвертый

Изобретение относится к телемеханике и системам передачи данных.

Цель изобретения — повышение точности и информативности устройства.

На фиг. 1 изображена блок-схема передающего устройства; на фиг. 2— блок-схема приемной части.

Устройство содержит на передающей стороне второй вычитатель 1, второй квадратурный сумматор 2, третий ключ

3, четвертый ключ 4, второй пороговый элемент 5, блок 6 оперативной памяти, блок 7 буферной памяти, каналы обработки, содержащие первый умножитель 8, сумматор 9, пороговый элемент 10 и второй умножитель 11, сумматор 12, первый вычитатель 13, нормализатор 14, первый квадратурный сумматор 15, первый пороговый элемент

16, второй ключ 17, первый ключ 18, g0 блок 19 ключей, кодер 20, элемент 21 задержки, йнвертор 22, формирователь

23 кода.

Устройство содержит на приемной стороне второй ключевой элемент 24, третий ключевой элемент 25, четвертый ключевой элемент 26, блок 27 оперативной памяти, дешифратор 28, инвертор 29, декодер 30, регистр 31 памяти, формирователь 32 импульсов, первый ключевой элемент 33, блок 34 буферной памяти, умножители 35, сумматор 36.

Передающая часть предлагаемого устройства (фиг. 1) работает следую- . щим образом.

В статике в начальном состоянии все регистры сумматоров, умножителей ключи и инвертор, информационный вход второго ключ4 и вход дешифратора подключены к каналу связи, выход второго ключа через блок оперативной памяти соединен с информационными входами третьего и четвертого ключей, выход инвертора соединен с входами управления второго и третьего ключей, выход дешифратора соединен с входом управления четвертого ключа и входом инвертора,выходы третьегои четвертого ключей соединеные входомдекодера. * и блоки 6 и 7 памяти обнулены, То же самое касается и приемной стороны (фиг. 2).

Вследствие этого при поступлении первого кадра информации на вход устройства через квантователь векторкадр вычитается вторым вычитателем с "0"-м кадром из блока 6 оперативной памяти. В результате этого при вычи.тании из исходного вектора-кадра S нулевого вектора на выходе вычитателя 1 появится вектор-кадр S который квадратично суммируется покоординатно сумматором 2. Данный сигнал сравнивается с допустимой величиной отличий с помощью порогового элемента 5.

Так как величина сигнала превышает порог, то пороговое устройство 5 открывает ключи 3 и 4, куда одновременно поступает с выхода элемента 21 задержки входной, задержанный на время аботы блоков 1, 2 и 5, вектор-кадр

S и одновременно запоминается в блоке 6 оперативной памяти и умножается в блоках 8 на "0"-е вектора из блока 7 буферной памяти. В результате этого на выходных регистрах сумматора 9 и на выходе сумматора 12 также установятся нулевые значения сигналов. Поэтому при вычитании из входного вектора-кадра S нулевого вектора на выходе первого вычитателя

13 .появится вектор-кадр S1 который пронормируется нормализатором 14, и через открытые ключи 17 и 18,попадают соответственно во входной регистр кодера 20 и блок 7 буферной памяти.

1170482

Вследствие того, что сумма кдвадратов компонент изображения, образованная в квадратичном суммато,ре 15, существенно выше порога то сигнал с второго выхбда лоРо гового элемента 16 открывает ключи 17 и 18 и блок 19 ключей. Кодер 20 кодирует входную информацию ("0"-е коэффициенты и первое изображение — кадр) и передает в канал связи. 10

В том случае, когда в блоках 6 и 7 памяти уже имеется информация о последовательности кадров очередной входной вектор-кадр вычитается с запомненным вектором в блоке 6 оперативной памяти при помощи вычи1 тателя 1. Разность (Б< — S ) квадратично суммируется покоординатно сумматором 2, и эта величина сравнивается с допустимой величиной

20 отличий с помощью порогового элемента 5. При непревышении порога с выхода порогового элемента 5 не поступает сигнал превышения (значит данный входной кадр и предыдущий кадр силь- 5 но коррелированы — похожи).

В результате этого срабатывает инвертор 22, который запускает формирователь 23 кода повторения. Этот код поступает в канал связи.

Если сигнал с выхода сумматора 2 превышает уровень порога Я„, то входной кадр одновременно запоминается в блоке 6 оперативной памяти, при этом предыдущий кадр "выталкива- 35 ется" и поступает на умножители 8, в которых умножается на заполненные в буфере 7 памяти вектора ассоциации изображения в виде их остатков U<, U,,..., Ug, и покоординатно сумми- 40 руется группой сумматоров 9. При этом на выходных регистрах сумматоров 9 фиксируются величины коэффициентов ассоциаций С„„ =(Б, П;), — 1,2, ..., k-1. Эти коэффициенты 45 через пороговые элементы 10, которые необходимы для подавления различных малых сигналов (шумов), поступают на умножители 11. Исходное изображение

S1 восстанавливается по этим коэффи- 50 циеитвм Ст путем умиоиеиии вектороввссоциеций fU;j, i = 1, к — as блока 7 буферной памяти на соответствующие коэффициенты С„; от пороговых элементов 10 с помощью умножите- 55 лей 11 и суммирования в сумматоре 12.

Восстановленный кадр S поступает на входной регистр вычитателя 13, на втором входном регистре которого находится исходный кадр S1. Разность

Б -Б» квадратично суммируется покоординатно сумматором 15. Одновременно эта же разность нормируется нормализатором 14 по энергии и поступает на информационные входы ключа 17 и 18.

Величина несоответствия исходного и ассоциативного кадра сравнивается с допустимой величиной отличий (искажений) с помощью порогового элемента 16. При непревышении порога допуска с первого выхода порогового элемента на управляющий вход блока 19 ключей поступает импульс разрешения, и информация о коэффициентах C>, ассоциаций поступает с выходных регистров сумматоров 9 через пороговые элементы

10 на первый вход кодера 20, в котором кодируется и передается в канал связи. В случае превышения допуска импульс с второго выхода порогового элемента 16 открывает ключи 17 и 18 и блок 19 ключей. При этом наряду с коэффициентом С „; на второй вход кодера 20 через ключ 18 поступает вектор U — остаток ассоциаций, в котором кодируется и передается в канал связи после сообщения о коэффициентах С „; . Одновременно этот же вектор поступает от блока 14 через ключ 17 на вход блока 7 буферной памяти. При этом кодовый кадр 7

"выталкивает" кадр 71, информация о котором теряется. Остальные кадры меняют адресацию на 1. Таким образом обновляется информация в блоке 7 буферной памяти, если буфер 7 памяти заполнен полностью.

На приемной стороне информация поступает одновременно на ключ 24 и дешифратор 28. Дешифратор срабатывает только по коду повторения. Поэтому, если поступил код повторения предыдущего кадра, дешифратор 28 открывает ключ 26, а ключи 24 и 25 остаются в закрытом состоянии, так как с выхода инвертора 29 нет разрешающего сигнала. С блока 27 оперативной памяти предыдущий вектор U< регенерируется и поступает на декодер 20. Если же на вход приемника поступают коэффициенты и вектор U;, то дешифратор 28 не срабатывает, и с выхода инвертора-: поступает на управляющие входы ключей 24 и 25 разрешающий сигнал, который открывает эти ключи, и в оперативную память 27

1170482 записывается входная информация и затем через открытый, ключ 25 поступает на декодер. С помощью декодера

30 информация декодируется и разделяется на вектор отсчетов коэффициентов С „., отсчеты которого запоминаются на регистре 31 памяти коэффициентов, и на векторкадр Ug.

В случае отсутствия вектора U„ первого выхода „цекодера: снимаются

"0"-е отсчеты, по которым формирователь 32 блокируется до тех пор, пока не появятся не "0"-е отсчеты на выходе декодера 30. При этом ключ 33 находится в закрытом состоянии. Векторы U<, i = 1, k -1, запомненные ранее в блоке 34 буферной памяти, умножаются группой умножителей 35 на коэффициенты из регистра 31 памяти, после чего результаты суммируются сумматором 36, на выходе которого образуется передаваемый кадр изображения к-<

$, С U" +U при кi =!

И 0,S -,Г C«U, °

3 з;1 ! После появления информации на выходе сумматора 36 формирователь 32 в том случае если он не блокирован, форми-!

О рует импульс записи.. При наличии вектора U 4 0 он складывается на сумматоре 36 вместе с линейной комбиК-% нацией . C U;. Так как в этом

15 случае формирователь 32 не блокирован, то по наличию информации на ,выходе сумматора 36 импульс разреше" ния с выхода формирователя 32 открывает ключ 33, и вектор U< с выходного регистра декодера записывается в блок 34 буферной памяти. Хранение информации в буферной памяти 34 организуется аналогично как и на передают щей стороне в блоке 7 буферной памяти.

1170482

Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4706/47

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель В. Федотов

Редактор Е. Копча Техред Л.Микеш Корректор А. Обруча