Цифровое устройство для вычисления обратной величины

Цифровое устройство для вычисления обратной величины

Иллюстрации

Показать все

Реферат

 

1. ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ, содержащее два входных регистра, сумматор и блок синхронизации, отличающееся тем, что, с целью повышения быстродействия, в него введены два входных регистра, два сумматора, два блока умножения, блок вычитания, блок управления нормализацией, элемент ИЛИ и блок нормализации, причем вход мантиссы аргумента X устройства соединен с информационным входом парного входного регистра и первым информационным входом второго входного регистра, второй информационный вход которого соединен с первым выходом блока нормализации, второй выход которого соединен с первым информационным входом третьего входного регистра, второй информационный вход которого соединен с выходом первого сумматора, первьй вход которого соединен с входом константы 2 устройства , а второй вход - с входом порядка аргумента X устройства и .информационньм входом четвертого входного регистра , выход которого соединен с первым входом второго сумматора, второй вход которого соединен с первым выходом третьего входного регистра, второй выход которого соединен с первым входом третьего сумматора, второй вход которого соединен с входом константы 2 устройства, а вьгходс первым входом блока вычитания,второй вход которого соединен с выходом первого блока умнолтения, вход первого сомножителя которого соединен с выходом первого входного регистра, а;вход второго сомножителя - с выходом второго блока умножения, входы первого и второго сомножителей которого соединены с выходом второго входного i регистра и с третьим входом блока вычитания, четвертый вход которого (Л соединен с выходом второго сумматор.а, nepBbtfi выход блока вычитания соединен с первым входом блока нормализацииJ второй вход которого соединен с вторым выходом блока вычитания, третий выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с третьим входом блока нормализации, а.второй вход - с выходом блока управления нормализацией, sj первая группа выходов которого соеди00 нена с четвертым входом блока нормасо лизации, пятый вход которого соединен с второй группой выходов блока управления нормализацией, группа разрядных информационных входов которого соединена с четвертым выходом блока вычитания, а блок управления нормализацией содержит элемент ИЛИ, шифратор и (п-1) групп ячеек нормализации каждая из которых состоит из двух элементов И и элемента НЕ, причем в блоке упр вления нормализацией первые входы первого и второго элементов И

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51)4 G 06 Г 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3675250/24-24, (22) 15 ° 12 ° 83 (46) 07.08.85. Бюл. Р 29 (72) Л.П.Лобанов, Г.С.Тимофеев, В.И.Горбенко и С.Ф.Раздобреев (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 752337, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

К 33 1386, кл. С 06 F 7/52, 1969. (54)(57) 1. ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ

ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ, содер-. жащее два входных регистра, сумматор и блок синхронизации, о т л и ч а— ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два входных регистра, два сумматора, два блока умножения, блок вычитания, блок управления нормализацией, элемент ИЛИ и блок нормализации, причем вход мантиссы аргумента )(устройства соединен с информационным входом первого входного регистра и первым информационным входом второго входного регистра, второй информационный вход которого соединен с первым выходом блока нормализации, второй выход которого соединен с первым информационным входом третьего входного регистра, второй информационный вход которого соединен с выходом первого сумматора, первый вход которого соеI динен с входом константы 2 устройства, а второй вход — с входом порядка аргумента )(устройства и .информационным входом четвертого входного регистра, выход которого соединен с первым входом второго сумматора, второй вход которого соединен с первым выходом третьего входного регистра, второй выход которого соединен с первым входом третьего сумматора, второй вход которого соединен с входом константы 2 устройства, а выход с первым входом блока вычитания,второй вход которого соединен с выходом первого блока умножения, вход первого сомножителя которого соединен с выходом первого входного регистра, а вход второго сомножителя — с выходом второго блока умножения, входы первого и второго сомножителей которого соединены с выходом второго входного регистра и с третьим входом блока вычитания, четвертый вход которого соединен с выходом второго сумматора, первый выход .блока вычитания соединен с первым входом блока нормализа ции) второй вход которого соединен с вторым выходом блока вычитания, третий выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с третьим входом блока нормализации, а.второй вход — с выходом блока управления нормализацией, первая группа выходов которого соеди- нена с четвертым входом блока нормализации, пятый вход которого соединен с второй группой выходов блока управления нормапизацией, группа разрядных информационных входов которого соединена с четвертым выходом блока вычитания, а блок управления нормали зацией содержит элемент ИЛИ, шифратор и (rt-1) групп ячеек нормализации, каждая из которых состоит из двух элементов И и элемента НЕ, причем в бло ке управления нормализацией первые входы первого и второго элементов И

1171783 первой группы соединены с инверсным входом первого разряда группы разрядных информационных входов блока управления нормализацией, инверсный вход (и)+1)-ro разряда которой соединен с вторым входом первого элемента И m-ой группы (m=1,2,...,П-1) соответственно, выход первого элемента Ищ-ой группы соединен с входом элемента НЕ

М-ой группы и с первыми входами первого и второго элементов И 1 -ой группы (3=2,...,0-1) соответственно, выход элемента НЕ m -ой группы соединен с вторым входом второго элемента И m -ой группы соответственно, выход второго элемента И k -ой группы (К=1,...,n -2) соединен. с k -ым входом шифратора и с k -ым выходом второй группы блока управления нормализацией, выход второго элемента И (n-1)-ой группы соединен с первым входом элемента ИЛИ, выход которого соединен с (и-1)-ым входом шифратора и (n-1)-ым выходом второй группы блока управления нормализацией, нулевой выход которой соединен с прямым входом первого разряда группы разрядных информационных входов блока управления нормализацией и с нулевым входом шифратора, выходы которого соединены с первой группой выходов блока управления нормализацией, выход блока управления нормализацией соединен с выходом первого элемента И (и — 1)-ой группы и с вторым входом элемента ИЛИ.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок вычитания содержит два сумматора, дешифратор, элемент НЕ, первую и вторую группы элементов И, каждая из которых состоит из Л элементов И, третью и четвертую группы. элементов И, каждая из которых состоит из N элементов И, первый и второй элементы И, группу элементов ИЛИ, выходной регистр порядка и выходной регистр мантиссы, информационные входы которого соединены с выходами первого сумматора, первые информационный входы которого соединены с выходами элементов И первой группы, а вторые входы — с выходами элементов И второй группы, первые входы которых являются вторым входом блока вычитания, а вторые входы - с выходом первого элемента И, первый вход которого соединен с выходом элемента НЕ и с первыми входами элементов И третьей группы, вторые входы которых соединены с соответствующими первыми информационными входами второго сумматора, являющимися четвертым входом блока вычитания, вторые информационные входы второго сумматора являющиеся первым входом блока вычитания, соединены с первыми входами соответствующих элементов И четвертой группы, вторые входы которых соединены с выходом старшего разряда второго сумматора, входом элемента НЕ и первым входом второго элемента И, выход которого соединен с первыми входами элементов И первой группы,. вторые входы которых являются третьим входом блока вычитания, второй вход второго элемента И соединен с вторым входом первого элемента И. и выходом дешифратора, информационные входы которого соединены с восходами второго сумматора, выход выходного регистра порядка соединен с первым выходом блока вычитания, а информационные входы — с выходами элементов ИЛИ группы, первые и вторые входы которых соединены соответственно с выходами элементов И третьей и четвертой групп, выход t1 --го младшего разряда выходного регистра мантиссы соединен с третьим выходом блока вычитания, второй выход которого соединен с выходами (й-1) разрядов выходного регистра мантиссы, инверсные разрядные выходы и прямой выход пер-, вого разряда выходного рЕгистра мантиссы соединены с четвертым выходом блока вычитания, управляющий вход которого соединен с третьими входами . элементов И всех групп.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок нормализации содержит входной регистр мантиссы, входной регистр порядка, сумматор, и групп элементов И, каждая из которых состоит из 11 элементов И, (rl+1)-ую и (tl+2)-ую группы элементов И, каждая из которых состоит из р элементов И, первую и вторую группы элементов ИЛИ, каждая из которых состоит из и и элементов ИЛИ соответственно (tl u P — разрядность регистров мантиссы и порядка соответственно), выходной регистр мантиссы и выходной регистр порядка, выход кото" рого соединен с вторым выходом блока нормализации, а информационные входы — с выходами элементов ИЛИ второй

Ыуппы, первые входы которых соедине1171 ны с выходами элементов И (и+1)-ой группы, вторые входы — с выходами элементов И (11+2) -ой группы, первые входы которых соединены с соответствующими разрядными выходами сумматора, первые информационные входы которого соединены с первыми входами элементов И (Il+1)-ой группы и с выходами входного регистра порядка, а вторые информационные входы — с четвертым входом нормализации, информационные входы входного регистра порядка соединены с первым входом блока нормализации, второй вход которого соединен с входами (ll-1) разрядов входного регистра мантиссы, вход 11 -ro младшего разряда которого соединен с третьим входом блока нормализации, прямой выход старшего разряда входного регистра мантиссы соединен с вторыми входа,ми элементов И (11+1)-ой группы, а инверсный выход старшего разряда — с . вторыми .входами элементов И (и+2)-ой группы, первый выход блока нормализации соединен с выходом выходного регистра мантиссы, информационные входы которого соединены с выходами элементов ИЛИ второй группы, 1 -е входы

1-ых элементов ИЛИ которой соединены соответственно с выходами -ых элементов И 1-ой группы, первые входы которых соединены с выходами ) -ro разряда входного регистра мантиссы, а вторые входы — с пятым входом блока нормализации, первый управляющий вход которого соединен с управляющими входами входного регистра мантиссы и входного регистра порядка, а второй управляющий вход блока нормализации соединен с третьими входами элементов И всех групп.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что каждый блок умножения содержит матгицу из

Пх 11 элементов И и матрицу из пх И сумматоров, причем вход 1 -го разряда первого сомножителя блока умножения

783 соединен с первыми входами (j,q)-ых элементов И матрицы (< =1,...,л,1=1, ..., л ), а выход s --го разряда второго сомножителя блока умножения соеди-" нен с вторыми входами (1,j)-ых элементов И матрицы, выходы (1, )-ых элементов И матрицы соединены с пер° I выми входами (<,1 )-ых сумматоров матрицы соответственио, вторые входы (1,j )-ых и (<,h)-ых сумматоров матрицы соединены с шиной нулевого потенциала устройства, выходы (1,j )-ых сумматоров матрицы кроме (1,f) ûx и (rl,l)-ых сумматоров матрицы соединены с вторыми входами (1+1,) -f)-ых сумматоров матрицы, выходы (1,1)-ых и (n,j )-ых сумматоров матрицы соединены с выходами блока умножения.

5. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок синхронизации содержит четыреД -триггера, элемент И и элемент ИЛИ, первый вход которого соединен с управляющим входом "Прием" аргумента )(устройства, с управляющими входами второго и третьего входных регистров и с входом первого 1) -триггера блока синхронизации, выход которого соединен с управляющими входами первого и четвертого входных регистров и с входом второго2 -триггера блока синхронизации, выход которого соединен с управляющим входом блока вычитания и вхо-. дом третьего 3 †тригге блока синхронизации, выход которого соединен с первым управляющим входом блока нормализации и входом четвертого

))-триггера блока синхронизации, выход которого соединен с первым входом элемента И блока синхронизации, второй вход которого соединен с входом

"Конец счета" устройства, а выход — с вторым входом элемента

ИЛИ блока синхронизации, выход которого соединен с вто1 рым управляющим входом блока нормализации.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в арифметико — логических устройствах вычислительных систем различного назначения.

1171783

Целью изобретения является повышение быстродействия устройства, На фиг.1 изображена структурная схема цифрового устройства для вычисления обратной величины; на фиг.2— схема блока умножения, на фиг.3— то же, нормализации, на фиг.4 — то же, вычитания, на фиг.5 — то же, управления нормализацией, на фиг.6— то же, синхронизации управления. 10

Устройство (фиг. 1) содержит входные регистры 1-4, блок 5 синхронизации, блоки 6 и 7 умножения, сумматоры 8-10, блок 11 вычитания, блок 12 управления нормализацией, элемент ИЛИ 15

13, блок 14 нормализации.

Блоки 6 и 7 (фиг.2) содержат матрицу из пхп элементов И 15 и матрицу из пхп сумматоров 16. Блок 14 нормализации (фиг.3) содержит входные ре- 20 гистры мантиссы 17 и порядка 18, сумматор 19, 11 групп элементов И 20 и две группы элементов И 21 и 22, первую 23 и вторую 24 группы элемеH тов ИЛИ, выходные регистры мантисы 25

25 и порядка 26.

Блок 11 вычитания (фиг.4) содержит два сумматора 27 и 28, дешифратор 29, элемент НЕ 30, два элемента И 31 и

32, первую 33, вторую 34, третью 35, 30 четвертую 36 группы элементов И, группу элементов ИЛИ 37, выходные регистры мантисы 38 и порядка 39.

Блок 12 управления нормализацией (фиг.5) содержит шифратор 40, элемент ИЛИ 41, (>>-1) ячеек нормализации из двух элементов И 42 и 43 и элемента НЕ 44.

Блок 5 синхронизации (фиг.6) содержит элемент ИЛИ 45, четыре 9†- триггера40

46-49 и элемент И 50.

Алгоритм работы основан на методе Ньютона, который состоит в вычис- . лении обратной величины по итерационной формуле 45 у =у, (2 у;. х)» где х — аргумент;

1 у= — — обратная величина, х

i-=1; 2... — номер итерации.

При i=Q,У вЂ” начальное приближение к обратной величине.

Устройство работает следую>цим об 55

>азом.

Перед началом работы все регист>ы находятся в нулевом состоянии. В момент приема нор>4ализованного аргу-мента А во входные регистры 3 и 4, в регистры 1 и 2 записываются мантиса и порядок начального приближения у о к обратной величине у аргумента X

Мантиса начального приближения определяется по старшему первому разряд1 мантисы нормализованного аргумента

Рлн х=гп лн 2 где m — мантиса нормализованного аргумента х;

Р„„ — порядок нормализованного аргумента х, и равна

1 1

m = — — = — — — — = 10.00. ..О.

90Н >плн 0.10..0

В результате нормализации m получаем о

О. 10...0, Р пн = 10

Порядок начального приближения (Р он с у iетом P(pq pBBBH и формируется в сумматоре 8.

Вычисление обратной величины осуществляется по выражению (1).

Для вычисления квадрата нормализованного числа у <н у. =(m 2 ) =mР 2 (2)

>.1н 31- лн >-1H (в первой итерации у; <н=у,ц, ) необхо димо вычислить квадрат мантисы ш„1Н и увеличить порядок в два раза. Вычисление квадрата мантисы

m,1н производится в блоке 6 умножез ния, на первый и второй вход которого поступает нормализованная мантиса с регистра 1. Умножение порядка нормализованного числа Р ;>н на два соот-. ветствует передаче со сдвигом его на один разряд влево. Следовательно, порядок Р, <„ c регистра 2 íà су>п>атор 10 выдается со сдвигом влево на один разряд.

В блоке 7 умножения и сумматоре 10 производится перемножение квадрата нормализованного числа у и нор

>->н мализованного аргумента Х» т. е.

У, ° х.

1- н

Умножение мантис осуществляется в блоке 7 умножения, а сложение по. рядков — в сумматоре 10. сантиса и порядок числа поступают в блок 11 вычитания.

1171783

Л жц

cinema

Кроме того, в блок 11 вычитания поступает удвоенный код числа у; „, для чего достаточно сложить код поо рядка с кодом 2, а код маптисы оставить без изменения. Кол мантисы тп „; „ с регистра 1 поступает на вход блока 11 вычитания, а код порядка Р„ д — на вход сумматора 9, 1 - 1н а где йроисходит сложение с кодом 2 который также поступает на вход блока 11 вычитания.

В блоке 11 вычитания производится вычисление значения по выражению (1). В результате формируется денормализованное значение у;. Для нормализации результата в блоке 12 управления нормализацией определяется на сколько разрядов необходимо осуществить сдвиг мантисы результата (вправо или влево) и на сколько изменить . порядок, сдвиг мантис и изменение порядка производятся в блоке 14 нормализации.

Если в результате выполнения i-ай (i=1 2 3 ) итерации значение у; равно нулю (у, =0), то результат всех последующих итераций также равен нулю.

Так как вычисление у заканчивает-! ся при достижении заданной точности, .то при у =О происходит вырождение

1 алгоритма (выполнение алгоритма не закончено) и окончательный результат

10 не получают.

Ситуация, когда у =О, определяется в блоке 12 управления нормализацией.

Таким образом, если у =0, то с выхода

1 . блока 12 управления нормализацией че- 15 рез элемент ИЛИ 13 во входной регистр блока 14 нормализации записывается код единицы младшего n-ro разряда мантисы и производится нормализация полученного результата.

20 Иантиса m,>и порядок Р „ полученного нормализованного результата с соответствующих выходов блока 14 нормализации поступают соответственно в регистры 1 и 2 и процесс вычислений повторяется до тех пор, пока не будет достигнута заданная точность.

1i 71783

5»

1171783

1171783

flpu

f98 сче

Фиг.б

Составитель Е.Захарченко

Редактор Л.Гратилло Техред О.Ващишина Корректор О.Тигор

Заказ 4863/40 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Фнлиап ППП "Патент", г.Ужгород, ул.Проектная, 4