Устройство для синхронизации по циклам

Устройство для синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознаватель синхросигнала, сумма.тор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора , а тактовый вход блока регистров .сдвига объединен с соответствующими входами oпoзнaвJaтeля синхросигнала и решающего узла, а также счетчик циклов, отлИ чающееся тем, что, с целью повьппения помехоустойчивости и сокращения времени вхождения в синхронизм, в него введены формирователь цикловых импульсов и последовательно соединенные ;. элемент запрета, счетчик искаженных . синхросигналов и блок выбора порога, i при этом вьпсод блока выбора порога подключен к управляющему входу решающего узла, выход которого подключен к входам сброса блока регистров сдвига и формирователя цикловых импульсов , выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхросигналов и блока выбора порога, причем -дополнительньй выход блока регистров сдвига подключен к сигнальному входу решающего узла, а тактовый вход формирователя цикловых импульсов объединен с соответствую; щим ВХОДОМ опознаввтеля синхросигнала , выход которого подключен к второму входу элемента запрета. 2. Устройство по п. 1, о т л и (Л чаю. щееся .тем, что решающий с узел выполнен в виде последовательно соединенных, первого блока сравнения , блока вычитания, второго блока сравнения, счетчика сравнения и блока памяти, выход которого подключен к соответствукнцим входам первого блока сравнения и блока выN9 О СЛ ГО читания , другой вход которого объединен с соответствукнцими входами первого блока сравнения и блока памяти и является сигнальным входом решающего узла, управлякнцим и тактовым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5Ц4 Н 04 L 7 08 к7гг.а тдэ р!I 4331

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Isaac

IeaaL

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3625601/24-09 (22) 21,07.83 (46) 07.08.85. Бюл. Ф 29 (72) Б.Г. Шадрин (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

У 873445, кл. Н 04 L 7/08, 1981.

Колтунов M.Н..и др. Синхронизация по циклам в цифровых системах связи. М.: Связь, 1980, с. 41, рис. 2,9. (54) (57) . 1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознаватель синхросигнала, сумматор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора, а тактовый вход блока регистров.сдвига объединен с соответствующими входами опознавателя синхросигнала и решающего узла, а также счетчик циклов, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и сокращения нремени вхождения в синхронизм, в него введены формирователь цикловых импульсов и последонательно соединенные

; элемент запрета, счетчик искаженных . синхросигналов и блок выбора порога, . при этом выход блока выбора порога подключен к управляющему входу решающего узла, выход которого подключен к входам сброса блока регистров

„„Я0„„11 72052 А сдвига и формирователя цикловых импульсов, выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхро, сигналов и блока выбора порога, причем-дополнительный выход блока регистров сдвига подключен к сигнальному входу решающего узла, а такто; ный вход формирователя цикловых им-! пульсов объединен с соответствую; щим входом опознанателя синхросиг нала, выход которого подключен к второму входу элемента запрета.

2. Устройство по п. 1 о т л и— ч а ю щ е е с я .тем, что решающий узел выполнен в виде последовательна соединенных первого блока сравнения, блока вычитания, второго блока сравнения, счетчика сравнения . и блока памяти, выход которого подключен к соответствующим входам первого блока сравнения и блока вычитания, другой вход которого объединен с соответствующими входами первого блока сравнения и блока па мяти и является сигнальным входом решающего узла, управляющим и такто- . вым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла.

1 1172

Изобретение относится к электросвязи и может использоваться в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений, 5

Целью изобретения является повышение помехоустойчивости .и сокращение времени вхождения в синхронизм.

На фиг. 1 представлена структурная электрическая схема устройства для синхронизации на фиг. 2 — временные диаграммы, поясняющие работу устрой. ства, когда длительность цикла принимаемого сигнала N = 5, а пороговое число блока выбора порога И = 2. 15

Устройство для синхронизации по ц .лам содержит опознаватель 1 синхросигнача, сумматор 2, блок 3 регистров сдвига, формирователь 4 цикловых импульсов, элемент 5 запрета, счет- 20 чик 6 искаженных синхросигналов, блок 7 выбора порога, счетчик 8 циклов, решающий узел 9, содержащий первый блок 10 сравнения, блок 11 памяти, блок 12 вычитания, второй блок 25

13 сравнения и счетчик 14 сравнения.

Устройство для синхронизации по циклам работает следующим образом.

Сигнал данных поступает на вход опозиавателя 1 сиихросигнала,который 30 при поступлении комбинации типа синхрогруппы формирует на выходе (фиг, 26) отклик в виде "единичного" импульса, поступающего далее на первый вход сумматора 2. На второй вход сумматора 2 с выхода блока 3 регистров сдвига подается двоичное и-разрядное число в параллельном коде.

Сумматор 2 представляет собой параллельный комбинационный сумматор, у которого младший разрядный вход первого слагаемого и п разрядных входов второго слагаемого являются соответственно первым и вторым входом сумматора 2, при этом другие (n-1) разрядные входы первого слагаемого подключены к источнику "нулевого" ур овня.

Блок 3 регистров сдвига включает в себя и М-разрядных (N — число позиций в одном цикле) регистров,сдвига, у которых раздельно объединены та;,товые входы и входы сброса. При этом объединены тактовые входы и обьединенные входы сброса регистров сдвига являются соответственно тактовым входом (фиг. 2а) и входом сброса блока регистров сдвига, а сиг052 2 нальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока 3 регистров сдвига.

Таким образом, отклик опознавателя 1 синхросигнала, имеющий .место в д-м,тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с выхода блока 3 регистров сдвига, и новый результат счетй.откликов, больший на единицу прежнего, записывается в виде и-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига.

При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает уже следующий результат счета откликовна (i+1)-м тактовом интервале отсутствует, прежний результат счета откликов на (i+1)-й позиции цикла переписывается в первые ячейки блока регистров сдвига 3, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т.д., т.е.

Q блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина и определяет емкость памяти результатов счета.

Одновременно результаты счета откликов на каждой из позиции цикла с дополнительного выхода блока. 3 регистров сдвига последовательно поступают на сигнальный вход решающего узла 9. B решающем узле

9, например в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на -й позиции цикла, одновременно. подается на соответствующие входы первого блока 10 сравнения, блока

11 памяти и блока 12 вычитания.

В первом блоке 10 сравнения входное число сравнивается с двоичным числом, хранящимся в блоке 11 памя1172052 ти и, если оно превышает число блока 11 памяти, то на выходе первого блока 10 сравнения формируется импульс (фиг. 2в), который, посту- пая на тактовый вход блока 11 памяти, обеспечивает стирание прежнего и запись нового (входного) числа, После этого на входах первого блока

10 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 11 памяти, то содержимое последнего не изменяется.

Таким образом, в блок 11 памяти переписывается наибольший текущий результат счета откликов на какойлибо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла.

Получающаяся разность (между числом блока 11 памяти и входным числом) на выходе блока 12 вычитания

1О

20 в виде двоичного числа в параллельном коде сравнивается во втором блоке 13 сравнения с пороговым числом М, поступающим на второй его вход (являющийся управляющим входом решающего узла 9). с выхода блока 7 выбора порога. При этом, если число с выхода блока l2 вычитания меньше порогового gp числа M то с выхода второго блока

13 сравнения (фиг. 2г) на вход сброса счетчика 14 сравнения подается "единичный" (запрещающий). потенциал, который устанавливает и удерживает его в "нулевом" состоянии. В противоположном случае, т.е. когда в i-м тактовом интервале число с выхода блока 12 вычитания равно или больше числа М, то с выхода второго блока 13 сравнения поступает "нулевой" (разрешающий) потенциал, и счетчик 14 сравнения производит счет одного тактового импульса (фиг. 2д), поступающего на

его тактовый вход,. являющийся такто- 4 вым входом решающего узла 9. При этом, если наибольшее двоичное число, записанное в блок 11 памяти в какомлибо j-м тактовом интервале и соответствующее результату накопления на j-й позиции цикла, будет превышать на величину равную или большую порогового числа М каждое из N-1.последующих чисел, поступающих друг за . другом с дополнительного выхода блока

3 регистров сдвига, то счетчик 14 сравнения произведет счет следующих подряд N = 1 тактовых импульсов, после чего на его выходе формируется импульсный сигнал, который является выходным сигналом синхронизации решающего узла 9 °

Сигнал синхронизации поступает на входы сброса блока 11 памяти, блока 3 регистров сдвига и формирователя 4 цикловых импульсов (фиг.2е).

В результате действия этого сигнала блок 11 памяти и блок 3 регистров сдвига сбрасываются в "нуль". При этом, как только блок 3 регистров сдвига и блок 11 памяти устанавливаются в "нулевое" состояние, с выхода второго блока 13 сравнения начинает поступать запрещающий "единичный" потенциал, и счетчик сравнения

14 также сбрасывается в "нуль". Кроме того,. выходным сигналом синхро- . низации производится фазирование формирователя 4 цикловых импульсов таким образом, что на выход устройства начинают поступать регулярно следующие цикловые импульсы, во времени совпадающие с откликами опоэнавателя 1 синхросигнала на истинные синхрогруппы.

Далее процесс поиска временного положения циклового синхросигнала в двоичном потоке начинается заново, при этом последующие сигналы синхронизации решающего узла 9 будут под" тверждать фазу начальной установки формирователя 4 цикловых импульсов, если временное положение циклового синхросигнала не меняется.

Формирователь 4 цикловых импульсов может быть выполнен, например, в виде последовательно соединенных счетчика и дешифратора. Соответственно фазирование такого формирователя может осуществляться путем установки в "нуль" счетчика, На фиг. 2в и г изображены соответственно импульсы первого блока 10 сравнения и выходной сигнал второго блока 13 сравнения. За время действия отрицательного импульса ("нулевого" разрешающего потенциала выходного сигнала второго блока 13 сравнения) счетчик l4 сравнения производит счет N — - 1 = 4 тактовых импульсов и выдает сигнал синхронизации (фиг. 2д) в момент времени, который подтверждает начальную фазу выходного сигнала формирователя 4 цикловых импульсов (фиг. 2е) . В момент времени t, имеет место временной сдвиг (смеще1172052

35

55 ние фазы) принимаемого сигнала на два тактовых интервала, в момент врет мени t — восстановление синхронизма. (обнаружение нового временного положения синхросигнала — фиг. 2д и е), Процесс формирования пороговых чисел для решающего узла 9 производится следующим образом.

На первый вход элемента 5 запрета поступают импульсы формирователя 4 цикловых импульсов (фиг. 2е), а на второй его вход (запрещающий) — импульсы (отклики) опознавателя 1 синхросигнала. В результате на выход элемента 5 запрета (фиг. 2ж) пройдут только те импульсы формирователя 4 цикловых импульсов, которые во времепи не совпадают с импульсами опознавателя 1 синхросигнала. А поскольку цикловые импульсы (фиг. 2е) во времени совпадают с истинными откликами опознавателя 1 синхросигнала (фиг, 2б), причем фаза этих импульсов корректируется сигналом синхронизации решающего узла 9 (фиг.2д) при сбоях синхронизма, то выходные импульсы элемента 5 запрета (фиг.2ж) в основном соответствуют искаженным синхросигналам принимаемой двоичной последовательности. Подсчитывая число R искаженных синхросигналов в течение времени счета довольно

С большого числа цикловых импульсов, можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приема синхросигнала по формуле Р Р/Q, т.е. производить текущую оценку степени искажений принимаемого сигнала.

При этом счетчик 6 искаженных синхросигналов производит подсчет искаженных синхросигналов, а счетчик 8 циклов — общее число Q синхросигналов (переданных за определенный промежуток времени).

Ф.

Коэффициент счета (емкость) счетчика 8 циклов выбирается равной величине Q поэтому после счета каждых

Я цикловых импульсов íà его выходе формируется одиночный импульс, с помощью которого в блок 7 выбора порога, вместо хранившегося в нем двоичного числа, переписывается содержимое (новое двоичное число R) счетчика

6 искаженных синхросигналов, после чего счетчик 6 сбрасывается в "нуль", . и процесс анализа качества принимаемого сигнала в течение следования последующих цикловых импульсов повторяется.

Блок 7 выбора порога в зависимости от значения записанного в него двоичного числа P производит выбор определенного двоичного порогового числа М, которое с его выхода в параллельном коде подается на управляющий вход решающего узла 9.

Таким образом, в течение времени счета каждый Q циклов в решающий узел 9 подается опеределенное пороговое число M которое может принимать в каждом конкретном случае одно из

В дискретных значений (градаций) в зависимости от качества принимаемого сигнала.

Необходимое число градаций t порогового числа М выбирается из расчета поддержания вероятности ложного срабатывания устройства (ложного обнаружения синхросигнала) в требуемых пределах при различных изменениях величины Рцс . При этом закон формирования конкретных значений пороговых чисел M блоком 7 выI бора порога символически можно за-писать в виде

М ° =Р(А p < Рос В.), r = 1,2,...,2

rpe Г . — заранее выбранное правило для блока 7 выбора порога, по которому величина P = Р/Q, принимающей значение в пределах r-го интервала .измерений, приводится в соответствие вполне определенное значение порогового числа M

А.„и  — соответственно нижняя и верхняя границы величины P для

r-го интервала.

Соответственно требуемая помехоустойчивость устройства, которая определяется вероятностью ложного срабатывания, обеспечивается выбором закона формирования пороговых чисел

M для блока 7 выбора порога по соответствующим измеренным значениям величины Ро, попадающим в пределы какого-либо r-ro интервала с границами А„ и В„, по принципу: чем больге величина Р,тем большим должно быть пороговое число М„. Одновременно достигается сокращение времени вхождения в синхронизм, поскольку временной интервал наблюдения отI 172052 кликов опознавателя 1 синхросигнала, в. конце которого принимается решение о фазе, циклового синхросигнала, адаптивно изменяется в зависимости от величины Р и в каждом .конкретном случае (при определенном значении Po ) приближается к минимально необходимому, при котором еще обеспечивается требуемая помехоустойчивость. Величина Q определяющая коэффициент счета счетчика 8 циклов, должна выбираться, с одной стороны, достаточно большой для того, чтобы обеспечить требуемую точность оценки вероятности ошибки P синхросигнала, с другой стороны — достаточно малой, чтобы обеспечить измерение величины Р в пределах между двумя сбоями синхронизма по циклам и слежение эа изменениями условий связи. Если считать, что сбои синхронизма по циклам происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых импульсов (что имеет место на практике), то

1О величина Q может быть выбрана в следующем виде ч - (2 5) в

15 где  — верхняя граница величины Р в пределах первого интервала измерений, который соответствует наименьшему пороговому числу М„;

- ) (— означает округление до це2О лого числа.

i 172052

Составитель В. Евдокимова

Техред О.Неце . Корректор И. Эрдейи

Редактор П. Коссей »

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 4920/54 Тираж 659 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5