Коммутатор

Коммутатор

Иллюстрации

Показать все

Реферат

 

КОММУТАТОР, содержащий последовательно соединенные формирователь тактовых импульсов и счетчики N, М и Р, Р блоков коммутации, каждый из которых содержит переключающее устройство и дешифраторы кода М и Р, входы которых соединены с выходами соответствующих счетчиков, выходы дешифратора кода Р соединены с входами переключающего устройства , выход которого соединен с управляющим входом дешифратора кода М и М плат коммутации, каждая из которых содержит дешифратор кода N и группу N каналов, отличающийся тем, что, с целью расширения функциональных возможностей путем увеличения количества режимов работы, в каждый блок коммутации введено три групп.ы управляемых вентилей , инвертор, два дешифратора, второе переключающее устройство и шинный формироватапь с разрядностью кодов N, М и Р, а в каждую плату коммутации - четыре группы управляемых вентилей, группа элементов ЮШ, инвертор, запоминающее устройство , содержащее N ячеек памяти с разрядностью кодов N, М и Р и шинный формирователь с разрядностью кодов N, М и Р, причем в каждом блоке коммутации выходы депгифратора кода М соединены с входами первой группы управляемых вентилей, управляющий вход которой соединен с первой внешней ЛШ1НОЙ управления, а выходы соединены с входами второй и третьей групп управляемых вентилей, управляющий вход второй группы управляемых вентилей соединен с выходом инвертора, вход которого соединен с управляю1Щ1м входом третьей группы с управляемых вентилей и с второй 5 внешней шиной управления, двунаправленные входы-выходы шинного формирователя соединены с внешней С wsss магистралью с разрядностью кодов N, М и Р, а однонаправленные выходы его соединены с однонаправленными входами и С внутриблочной магистралью с разрядностью кодов N, М н ,Р, входы первого дешифратора соедиИш с шинами кода М внугрнблочной магистрали, входы второго дешифраС/1 тора - с шинами кода Р внутриблочf Чцяцной магистрали, а входы второго дешифратора - с пмнами кода внутриблочной магистрали, выходы второго дешифратора соединены с входами второго переключающего устройства, выход которого соединен с одним из управляющих входов первого деш1-:фратора, а второй управляющий вход первого дешифратора соединен с входом инвертора , в каждой плате коммутации двунаправленные входы-вьсходы шинного формирователя соединены с внутриблочной магистралью, а однонаправ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (! I) (51)4 Н 03 К 17/О

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3714094/18-21 (22) 26.03.84 (46) 23.08.85. Бюл. Ф 31 (72) А.В. Бахтин, В.M. Федоров и В.Ф. Фокин (53) 621.382(088.8) (56) Коммутатор измерительных сигналов Ф799. ТУ-25-04-3085-76, ЗПИ-689.000 TO.

Коммутатор измерительных сигналов Ф7078. ТУ-25-0444-83, ЗПИ.689.002

ТО. (54)(57) КОММУТАТОР, содержащий последовательно соединенные формирователь тактовых импульсов и счетчики

N, И и P, P блоков коммутации, каждый из которых содержит переключающее устройство и дешифраторы кода M u P входы которых соединены с выходами соответствующих счетчиков, выходы дешифратора кода P соединены с входами переключающего устройства, выход которого соединен с управляющим входом дешифратора кода

M u M плат коммутации, каждая из которых содержит дешифратор кода N и группу N каналов, о т л и ч а юшийся тем, что, с целью расширения функциональных возможностей путем увеличения количества режимов работы, в каждый блок коммутации введено три группы управляемых вентилей, инвертор, два дешифратора, второе переключающее устройство и шинный формирователь с разрядностью кодов N, M и Р, а в каждую плату коммутации — четыре группы управляемых вентилей, группа элементов

ИЛИ, инвертор, запоминающее устройство, содержащее N ячеек памяти с разрядностью кодов N, M u P и шинный формирователь с разрядностью кодов

N, M и Р, причем в каждом блоке коммутации выходы дешифратора кода М соединены с входами первой группы управляемых вентилей, управляющий вход которой соединен с первой внешней зш ной управления, а выходы сое— динены с входами второй и третьей групп управляемых вентилей, управ-. ляющий вход второй группы управляемых вентилей соединен с выходом инвертора, вход которого соединен с управляющим входом третьей группы управляемых вентилей и с второй внешней шиной управления, двунаправленные входы †выхо шинного формирователя соединены с внешней магистралью с разрядностью кодов

N, M и Р, а однонаправленные выходы ег0 соединены с однонаправленными входами и .с внутриблочной магистралью с разрядностью кодов N, И и

Р, входы первого дешифратора с -.еди— нены с шинами кода И внутриблочной магистрали, входы второго дешпфратора — с шинамп кода Р внутрпблочной магистрали, а входы второго дешифратора — с шинами кода внутриблочной магистрали, выходы второго дешифратора соединены с входами второго переключающего устройства, выход которого соединен с одним из управляющих входов первого дешнфратора, а второй управляющий вход первого дешифратора соединен с входом инвертора, в каждой плате коммутации двунаправленные входы-выходы шинного формирователя соединены с внутриблочной магистралью, а однонаправ1175023 ленные выходы — с входами запоминающего устройства, выходы которого соединены с входами четвертой группы управляемых вентилей и с однонаправ леннь.ми входами шинного формирователя, входы первой группы управляемых вентилей и адресные входы запоминающего устройства соединены с выходами счетчика N, входы второй группы управляемых вентилей соединены с шинами кода N внутриблочной магистра-ли, выходы первой и второй групп управляемых вентилей соединены между собой и с входами дешифратора кода

N, выходы которого соединены с входами третьей группы управляемых вентилей, а выходы третьей и четвертой групп управляемых вентилей соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которой соединены с управляющими входами группы N каналов, Изобретение относится к измерительной технике, в частности к электронным коммутаторам информационных систем и систем диагностики.

Цель изобретения — расширение функциональных возможностей путем увеличения количества режимов работы коммутатора.

На фиг. 1 представлена струк!

О турная электрическая схема коммутатора; на фиг. 2 — структурная электрическая схема платы коммутации.

Коммутатор содержит формирователь 1 тактовых импульсов, к выходу которого подключены последовательно соединенные счетчики N, M и Р 2 — 4 соответственно, блоки 5.1-5.P комм тации, каждый из которых содержит дешифратор 6. 1(6.Р), входы которого соединены известным способом с выходами счетчика 3, дешифратор 7.1(7.Р) входы которого соединены известным способом с выходами счетчика 4, переключающее устройство 8.1(8.P)

25 входы которого соединены известным способом с выходами 1-P дешифратора

7.1 (7.P), а выход соответствующий управляющий вход первой группы управляемых вентилей соединен с соответствующим данной плате коммутации выходом второй группы управляемых вентилей блока коммутации, управляющий вход второй группы управляемых вентилей соединен с соответствующим данной плате коммутации выходом первого дешифратора блока коммутации, один управляющий вход запоминающего устройства соеди» нен с третьей внешней шиной управления, а второй управляющий вход его с соответствующим данной плате коммутации выходом третьей группы управляемых вентилей блока коммутации, управляющий вход третьей группы управляемык вентилей соединен с выходом инвертора, а вход инвертора соединен с управляющим входом четвертой группы . управляемых вентилей и с четвертой внешней шиной управления. номеру данного блока, — с управляющим входом дешифратора 6;1 (6.Р), первую группу управляемых вентилей

9.1(9.Р), входы которой соединены с выходами 1-М дешифратора 6.1(6,Р), а управляющий вход с первой внешней шиной 10 управления, вторую и третью группы управляемых вентилей

11.1(11.Р) и 12.1(12.P) соответственно, вхоцы которых соединены между собой и с выходами 1-И группы управляемых вентилей 9.1(9.P) шинный формирователь 13.1(13.Р) с разрядностью кодов N, M и Р, двунаправленные входы-выходы которого соединены с внешней магистралью 14 с разрядностью кодов И, M и Р, а однонаправленные входы и выходы соединены между собой и внутри блочной магистралью

15.1(15.Р) с разрядностью кодов

N, M и Р, первый и второй дешифраторы 16.1(16.P) и 17.1(17.P) соответственно, причем входы дешифратора 16.1(16.P) соединены с шинами кода М, а входы дешифратора 17. 1(17.P) с шинами кода P внутриблочной магистрали 15.1(15.P) второе переключающее устройство 18.1(18.P), входы которого соединены с выходами 1-Р

1175!

О з дешифратора 17. 1 (1 7. P) а выход, соответствующий номеру данного блока — с вторым управляющим входом дешифратора 16.1(16.Р), инвертор 19. 1(19 .P), выход которого соединен с управляющим входом группы управляемых вентилей 11.1(11.Р), а вход -- с первым управляющим входом дешифратора 16.1(16.P) и с второй внешней шиной 20 управления, платы коммутации 21.1-21.М, каждая из которых содержит первую и вторую группы управляемых вентилей 22.1(22.М). и 23.1(23.M) соответственно, дешифра- тор 24.1(24.М), причем входы группы !5 управляемых вентилей 22.1(22.M) соединены с выходами счетчика 2, входы группы управляемых вентилей 23.1(23.М) соединены с шинами кода N внутриблочной магистрали 15.1(15.M), уп- 20 равляющий вход Упр.1(M) группы управляемых вентилей 22.1(22.M) соединен с соответствующим данной плате коммутации выходом группы управляемых вентилей 11. 1(11.Р) дан- 25 ного блока коммутации, управляющий вход Упр 1(М) группы управляемых !! вентилей 23 . 1(23 .М) соединен с соответствующим данной плате коммутации выходом дешифратора 16.1(16.P) щ данного блока коммутации, а выходы групп вентилей 22. 1(22.M) и 23, 1(23.М) соединены между собой и с входами дешифратора 24.1(24.М), шинный формирователь 25. 1(25.М) с разрядностью кодов N М и P запоминающее устройство 26.1(26.М), содержащее N ячеек памяти с разрядностью кодов N М и Р, третью и четвертую группы управляемых вентилей 27.1(27.МРТО и 28. 1(28.М) соответственно, причем, двунаправленные входы-выходы шинного формирователя 25.1(25.М) соединены с внутриблочной магистралью 15.1 !

5.1(15.Р), однонаправленные выхо- <5 ды — с входами запоминающего устройства 26 . 1(26 .M) адресные входы которого соединены с выходами счетчика 2, первый управляющий вход — с третьей внешней шиной 29 управления, 50 второй управляющий вход Упр 1(M) с соответствующим данной плате коммутации выходом группы управляемых вентилей 12.1(12.Р) данного блока коммутации, а выходы — с однона- 55 правленными входами шинного формирователя 25. 1(25.М) и с входами группы управляемых вентилей 28.1

023 4

28. i (28.M) по числу N каналов в группе, входы группы управляемых вентилей 27.1(27.М) соединены с выходами дешифратора 24. 1(24.M) группу элементов ИЛИ 30. 1(30.M), группу

N каналов 31.1(31.M) и инвертор

32.1(32.M) причем первая и вторая, группы входов группы элементов ИЛИ

30.1(ЗО.M) соединены с выходами групп управляемых вентилей 27.1(27.М) и 28.1(28.M) соответственно, а выходы группы элементов ИЛИ 30.1(ЗО.М)— с управляющими входами группы N каналов 31.1(31.М), управляющий вход группы управляемых вентилей 27.1(27 М7 соединен с выходом инвертора

32.1(32.M) а управляющий вход группы управляемых вентилей 28.1(28.M) и вход инвертора 32.1(32.М) — с четвертой внешней шиной 33 управления.

Коммутатор работает следующим образом.

Перед началом работы подаются сигналы, определяющие один из режимов, а, именно: циклический, программирования, циклический по заданной программе, матричный по заданной программе, а также переключающее устройство 8. 1(8 ° P) в каждом блоке установлено в положение, соответствующее номеру данного блока.

Работа в циклическом режиме.

От системы на внешние шины 10, 20, 33 управления должны быть поданы сигналы управления, разрешающие прохожцение сигналов через группы вентилей 9.1(9.P), 11.1(11.P) и

27.1(27.М) и запрещающие прохождение сигналов через группы вентилей 12. 1(12.P) и 28.1(28.М), а шинные формирователи 13.1(13.P) и

25.1(25.М) известным способом переведены в пассивное состояние. С выхода формирователя 1 тактовых импульсов тактовые импульсы подаются. на вход счетчиков 2,3 и 4. От счетчиков 2 3 и 4 поступает код, разрядность которого соответствует количеству каналов в группе N количеству групп каналов:в блоке коммутации М и количеству блоков коммутации Р (код N, M, P). Переключающее устройство 8. 1(8.Р) в каждом блоке установлено в соответствии с номером данного блока. При совпадении кода Р, поданного на дешифратор 7.1(7.P), с номером дан1175023 ного блока на выходе переключающего устройства 8.1(8.Р) устанавливается сигнал, разрешающий прохождение сигналов через дешифратор 6.1(6.P) .

Сигнал с выхода дешифратора 6.1(6.P) через открытые вентили 9.1(9.Р) и

11. 1(11,Р) подается на управляющий вход вентилей 22.1(22.M), разрешая прохождение через них кода N на 1О вход дешифратора 24.1(24.M), с выхода которого сигнал через откры тые вентили 27.1(27.Р) и элементы ИЛИ 30. 1(30.M) поступает на разрешающий вход соответствующего канала в группе N каналов 31.1(31.М) .

Работа в режиме программирования, Программирование циклического режима. От системы на внешние шины 10, 20 и 33 управления .подаются сигналы 2п управления, запрещающие прохождение сигналов через вентили 11. 1(11.Р) и 27.1(27.P) и разрешающие прохождение сигналов через вентили

12 . 1(12.P}, а на шину 29 — сигнал 25 управления, устанавливающий режим записи запоминающего устройства

26.1(26.М) при наличии сигнала

Упр 1(М). Шинные формирователи

13. 1(13.Р) и 25. 1(25,М) известным способом устанавливаются в режим приема информации.

От счетчиков 2 — 4 подается код

NMP, Из внешней шины 14 подается

I код номера канала N M P, в частном

5 случае код счетчика NMP и код N M P могут совпадать.

Код счетчика M P расшифровывается аналогично предыдущему режиму.

Код счетчика N во всех режимах, кро- 4 ме первого, является адресом ячейки запоминающего устройства 26. 1(26.M

Код N M Р проходит через шинный формирователь 13.1(13.P) на вход шинного формирователя 25. 1(25.M), а

45 с выхода его — на входы запоминающего устройства 26. 1.(26.M) . При наличии на адресных входах запоминающего устройства 26.1(26.М) кода счетчика N и сигнала Упр 1(M) на управляющем входе в соответствующую ячейку записывается код N 1 P . Ко.т личество ячеек памяти равно количеству каналов в группе N. Таким образом, в запоминающем устройстве 55

26.1(26.М) данной группы N каналов может быть последовательно записано 1» номеров каналов, каждый из которых может находиться в любой плате коммутации 21.1-21.М любого блока коммутации 5.1-5.Р, в том числе и в данной группе данного блока.

В запоминающих устройствах всех плат коммутации всех блоков коммутации последовательно могут быть записаны адреса всех ИМР каналов в любой заданной последовательности. При необходимости эта последовательность может быть полностью или частично оперативно изменена.

Программирование матричной структуры производится аналогично программированию циклического режима в произвольной последовательности.

При этом код счетчика N определяет . номер конфигурации матричной струк) туры (матричного поля) а код N М P кодовое слово столбца матрицы. При матричной структуре группа N каналов составляет столбец матрицы, а одноименные каналы групп N каналов всех плат коммутации 21.1 — 21.М составляют строку матрицы. Таким образом, каждый из P блоков представляет собой матрицу (матричное поле) N M, которые (матрицы) могут объединяться в соответствии с требованиями системые

В каждом запоминающем устройстве

26.1(26.М) может быть записано И вариантов кодовых слов столбца матрицы. Следовательно, во всех M платах коммутации одного блока может быть записано N вариантов матриUbl Nx M

Работа в циклическом режиме по заданной программе.

От системы на внешние шины 10, 20 и 33 управления должны быть поданы сигналы управления, разрешающие прохождение сигналов через вентили 9 . 1(9 .Р), 12 . 1(12.Р) и

27. 1(27.M) и дешифратор 16. 1(16.P) .

На внешнюю шину 29 управления подается сигнал, обеспечивающий режим считывания запоминающего устройства

26.1(26.М) при наличии разрешающего сигнала Упр 1(M) От счетчиков 2, 3 и 4 подается код NMP. Код MP расшифровывается дешифраторами 6.1(6.Р) и 7.1(7.Р), как было оцисано выше. При этом сигнал Упр 1(М), соответствующий данной группе каналов, устанавливает запоминающее устройство!!75023

25

26.1(26.M) данной группы в режим считывания. На адресные входы запоминающего устройства подается код N„ определяющий адрес ячейки

5 памяти. С выхода запоминающего устройства 26.1(26.M) считывается код номера канала N M P и посту1 пает на однонаправленный вход шин- ного формирователя 25. 1(25,М), с двунаправленного входа-выхода которого код номера канала Nt М Pl поступает: на однонаправленный вход шинного формирователя 13.1(13.P) с двунаправленного входа-выхода 15 которого код N M P выходит на внеш1 1 нюю магистраль 14. код H на входы ( вентилей 23.1(23.M) код М! на вход дешифратора 16. 1(16.P), код P на вход дешифратора 1 7. 1 (t 7. P) . 20

Если код номера канала И М Р соответствует каналу, расположенному в данном блоке, то сигнал с дешифратора 17. 1(17.Р) через переключающее устройство 18.1(18.P) разрешит расшифровку кода М дешифратором 16.!(16.Р) и на выходе этот. го дешифратора возникнет сигнал

Упр 11(М), который разрешит прохождение кода N через вентили 23.1 30

23.1(23.М) соответствующей платы коммутации данного блока коммутации на дешифратор 24 . 1(24 .M) . Сигнал с выхода дешифратора 24.1(24.М) через открытые вентили 27.1(27.M) и элемен З5 ты ИЛИ 30.1(30.M) поступит на управляющий вход соответствующего ! кода N канала и замкнет его клю- . чи.

Если код номера канала N М F 40

> соответствует каналу, расположенному в другом блоке, код N М P, принятый этим блоком из внешней магистрали t4 через шинный формирователь 13.1(13.P этого блока, расшифруется дешифраторами 16.1(16.P) и 17.!(17.P) этого блока, и затем включится соответствующий канал в этом блоке, аналогично описанному.

Работа в матричном режиме по заданной программе.

От системы на шину 10 управления должен быть подан управляющий сигнал, устанавливающий на всех

t выходах вентилей 9.1(9.Р) сигналы, которые обеспечивают на выходах вентилей 12.1(12.P) разрешающие сигналы на всех выходах Упр 1-Упр 1М

/ одновременно. На шины 20 и 33 подаются управляющие сигналы, разрешающие прохождение сигналов через вентили 12. 1 (12.P) и 28. 1(28. Р), а на шину 29 — сигнал, разрешающий режим считывания запоминающего устройства 26 . 1(26 .М) при наличии сигналов Упр 1(М).

На адресные входы запоминающих устройств 26.1-26.М с счетчика 2 подается код N который в данном режиме соответствует номеру варианта матричного поля. С выхода запоминающих устройств 26.1-26.M считываются кодовые слова столбцов матрицы и через открытые вентили

28. 1 — 28.М и элементы ИЛИ 30. 1-30.М подаются на управляющие входы групп

N каналов 31.1-31.М, включая в соответствии .с кодовыми словами столбцов каналы, образующие матричное поле, имеющее N входов и М выходов в каждом блоке коммутации.

1175023

°

°

Ф ес

° ° °

° °

ФФ

° Ф

®1 4 °!

175023 Составитель С. Куст

Редактор Е; Лушникова Техред А.Бабинец

Корректор А.ТЯско

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, ч

Заказ 5211/55 Тираж 872

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5